eda頻率計(jì)課程設(shè)計(jì)報(bào)告(存儲(chǔ)版)
【正文】 字式頻率計(jì)的測(cè)量原理有兩類：一是直接測(cè)頻法，即在一定閘門(mén)時(shí)間內(nèi)測(cè)量被測(cè)信號(hào)的脈沖個(gè)數(shù)；二是間接測(cè)頻法即測(cè)周期法，如周期測(cè)頻法。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào) CLRCNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下 1 秒的計(jì)數(shù)操作做準(zhǔn)備。波形仿真如下： 5 測(cè)頻控制信號(hào)發(fā)生器仿真圖 、 4 位鎖存器 REG4B 停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1 功盡棄秒鐘的計(jì)數(shù)值鎖存進(jìn)鎖存器中，由七段譯碼譯出并穩(wěn)定顯示。同時(shí)，結(jié)合 EDA 技術(shù)，進(jìn)行仿真設(shè)計(jì)，可以體現(xiàn)現(xiàn)代化的設(shè) 6 計(jì)方法和理念，電子課程設(shè)計(jì)在培養(yǎng)學(xué)生能力方面及動(dòng)手能力方面有很大提高。 entity count10 is port(clr,clk,en:in std_logic。event and clk=39。 end if。 end。 end。 process (clk ,div2clk) begin if( clk=39。 end if。 entity reg4b is port (load:in std_logic。 end if。139。 use 。 else clr_t=39。 end if 。 clr_t:out std_logic。 end if。 1 end if。 then q=0000。 use 。經(jīng)過(guò)查資料、選方案、設(shè)計(jì)電路、撰寫(xiě)設(shè)計(jì)報(bào)告、使我得到一次全面的工程實(shí)踐訓(xùn)練。 頻率計(jì)電路的頂層結(jié)構(gòu)及仿真圖 本設(shè)計(jì)有三個(gè)模塊組成，測(cè)頻控制信號(hào)發(fā)生器 TESTCTL 六個(gè)有時(shí)鐘使能功能的十進(jìn)制計(jì)數(shù)器 CNT10 和六個(gè) 4 位鎖存器 REG4B，如圖所示： 頻率計(jì)電路圖 、測(cè)頻控制信號(hào)發(fā)生器 TESTCTL TESTCTL 的計(jì)數(shù)器使能信號(hào) TESTCTL 能產(chǎn)生一個(gè) 1 秒脈寬的周期信號(hào)，并對(duì)頻率計(jì)的每一個(gè)計(jì)數(shù)器 CNT10 的 ENA 使能端進(jìn)行控制。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖 存信號(hào) LOAD 的上跳沿將計(jì)數(shù)器在前 1 秒種的計(jì)數(shù)值鎖存進(jìn) 32位鎖存器 REG32B 中，并由外部
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