eda頻率計(jì)課程設(shè)計(jì)報(bào)告(完整版)
【正文】 允許計(jì)數(shù)；為低電平時(shí)停止計(jì)數(shù)，并保持其計(jì)數(shù)結(jié)果。 6) 當(dāng)主控門(mén)關(guān)閉時(shí)，計(jì)數(shù)器停止計(jì)數(shù)，顯示器顯示記錄結(jié)果，此時(shí)控制電路輸出一個(gè)置零信號(hào)，將計(jì)數(shù)器和所有觸發(fā)器復(fù)位，為新的一次采樣做好準(zhǔn)備。 3) 結(jié)果用十進(jìn)制數(shù)顯示。隨著現(xiàn)場(chǎng)可編程門(mén)陣列 FPGA 的廣泛應(yīng)用，以 EDA 工具作為開(kāi)發(fā)手段，運(yùn)用 VHDL 等硬件描述語(yǔ)言語(yǔ)言，將使整個(gè)系統(tǒng)大大簡(jiǎn)化，提高了系統(tǒng)的整體性能和可靠性。 3) 再取晶體振蕩器的另一標(biāo)準(zhǔn)頻率信號(hào)，經(jīng)分頻后產(chǎn)生各種時(shí)基脈沖： 1ms，10ms， ， 1s等，時(shí)基信號(hào)的選擇可以控制，即量程可以改變。 本設(shè)計(jì)中使用的就是直接測(cè)頻法，即用計(jì)數(shù)器在計(jì)算 1S 內(nèi)輸入信號(hào)周期的個(gè)數(shù) ，其測(cè)頻范圍為 1Hz~999999Hz。 寄存器 REG32B 設(shè)計(jì)要求是：若已有 32 位 BCD 碼存在于此模塊的輸入口，在信號(hào) LOAD 的上升沿后即被鎖存到寄存器 REG32B 的內(nèi)部，并由 REG32B 的輸出端輸出，然后由 7 段譯碼器譯者成能 在數(shù)碼管上顯示輸出的相應(yīng)數(shù)值。鎖存信號(hào)之后，必須有一個(gè)清零信號(hào) CLRCNT 對(duì)計(jì)數(shù)器進(jìn)行清零，為下一秒鐘的計(jì)數(shù)操作做準(zhǔn)備。在許多的參考書(shū)上做這一個(gè)設(shè)計(jì)時(shí)都附加了一個(gè)動(dòng)態(tài)掃描的模塊，而本人認(rèn)為多加一個(gè)模塊只是起 了一個(gè)畫(huà)蛇添足的作用并無(wú)實(shí)際的作用，所以我選擇了用六個(gè)鎖存器讓其靜態(tài)顯示，無(wú)論是在感官上或者說(shuō)是在實(shí)用的基礎(chǔ)上都比他們清晰明了，通俗易懂。 c10:out std_logic)。 then if en=39。 process(q) begin if q=1001 then c10=39。 use 。 begin process(clk) begin if clk39。and div2clk=39。 load=not div2clk。 dout:out std_logic_vector(3 downto 0))。 end。 architecture one of reg4b is begin process(load,din) begin if load39。 end 。)then clr_t=39
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