eda頻率計課程設計報告(完整版)
【正文】 允許計數(shù)；為低電平時停止計數(shù)，并保持其計數(shù)結(jié)果。 6) 當主控門關(guān)閉時，計數(shù)器停止計數(shù)，顯示器顯示記錄結(jié)果，此時控制電路輸出一個置零信號，將計數(shù)器和所有觸發(fā)器復位，為新的一次采樣做好準備。 3) 結(jié)果用十進制數(shù)顯示。隨著現(xiàn)場可編程門陣列 FPGA 的廣泛應用，以 EDA 工具作為開發(fā)手段，運用 VHDL 等硬件描述語言語言，將使整個系統(tǒng)大大簡化，提高了系統(tǒng)的整體性能和可靠性。 3) 再取晶體振蕩器的另一標準頻率信號，經(jīng)分頻后產(chǎn)生各種時基脈沖： 1ms，10ms， ， 1s等，時基信號的選擇可以控制，即量程可以改變。 本設計中使用的就是直接測頻法，即用計數(shù)器在計算 1S 內(nèi)輸入信號周期的個數(shù) ，其測頻范圍為 1Hz~999999Hz。 寄存器 REG32B 設計要求是：若已有 32 位 BCD 碼存在于此模塊的輸入口，在信號 LOAD 的上升沿后即被鎖存到寄存器 REG32B 的內(nèi)部，并由 REG32B 的輸出端輸出，然后由 7 段譯碼器譯者成能 在數(shù)碼管上顯示輸出的相應數(shù)值。鎖存信號之后，必須有一個清零信號 CLRCNT 對計數(shù)器進行清零，為下一秒鐘的計數(shù)操作做準備。在許多的參考書上做這一個設計時都附加了一個動態(tài)掃描的模塊，而本人認為多加一個模塊只是起 了一個畫蛇添足的作用并無實際的作用，所以我選擇了用六個鎖存器讓其靜態(tài)顯示，無論是在感官上或者說是在實用的基礎(chǔ)上都比他們清晰明了，通俗易懂。 c10:out std_logic)。 then if en=39。 process(q) begin if q=1001 then c10=39。 use 。 begin process(clk) begin if clk39。and div2clk=39。 load=not div2clk。 dout:out std_logic_vector(3 downto 0))。 end。 architecture one of reg4b is begin process(load,din) begin if load39。 end 。)then clr_t=39
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