八位二進(jìn)制累加器的設(shè)計(jì)(存儲(chǔ)版)
【正文】 整體上來(lái)說(shuō)功耗還是很小的。從上面的 表格也可以得出相同的結(jié)論。這時(shí) G3 和 G4 打開(kāi)，它們的輸入 Q3 和 Q4 的狀態(tài)由 G5 和 G6 的輸出狀態(tài)決定?？傊?，該觸發(fā)器是在 CP 正跳沿前接受輸入信號(hào)，正跳沿時(shí)觸發(fā)翻轉(zhuǎn)，正跳沿后輸入即被封鎖 ,三步都是在正跳沿后完成，所以有邊沿觸發(fā)器之稱。一開(kāi)始累加器設(shè)定為零，每個(gè)數(shù)字依序地被加到累加器中，當(dāng)所有的數(shù)字都被加入后，得出結(jié)果 。 add8 accadd8(sum,cout,Q,A,cin)。 endmodule 八位 二進(jìn)制寄存 器 代碼 ： module reg8(qout,in,clk,clear)。 小結(jié) 累加器 A（ ACCUMULATOR）是一個(gè)最常用的具有特殊用途的二進(jìn)制 8 位寄存器，又可記作 ACC，專門(mén)用來(lái) 存放操作數(shù)或運(yùn)算結(jié)果。 在版圖繪制過(guò)程當(dāng)中，很容易出錯(cuò)， DRC規(guī)則的驗(yàn)證很重要，要牢記各部分之間的間距 ，版圖看似很龐大，無(wú)從下手，但只要有耐心，足夠細(xì)心的話，一切都不是問(wèn)題。 else qout=in。 input cin。 input cin,clk,clear。 第三部分、 DESIGN A CMOS 8BIT ACCUMULATOR 累加器介紹 累加器 是用來(lái)儲(chǔ)存計(jì)算所產(chǎn)生的中間結(jié)果，是一種暫存器。 Q4輸出端至 G6 反饋線起到使觸發(fā)器維持在 0狀態(tài)的作用，稱作置 0維持線； Q4 輸出至 G3 輸入的反饋線起到阻止觸發(fā)器置 1的作用 ,稱為置 1阻塞線。同時(shí)，由于 Q3 至 Q5 和 Q4 至 Q6的反饋信號(hào)將這兩個(gè)門(mén)打開(kāi)，因此可接收輸入信號(hào) D，Q5=D， Q6=Q5 非 =D 非。由于功耗與 Vdd平方成正比，所以減小 Vdd是降低功耗最有效的辦法。所以，版圖仿真的最壞下降延時(shí)比原理圖仿真的最壞下降延時(shí)小 輸入的電源電壓等于 ，此時(shí)的功耗輸出波形如下圖所示。 輸入的電源電壓等于 5V 時(shí)，此時(shí)的功耗輸出波形如下圖所示。 (1) 首先為與非門(mén)創(chuàng)建一個(gè) config view。然而，從整體上來(lái)說(shuō)功耗還是很小的。由圖可知，最壞的上升延時(shí) 如圖七 所示，是利用計(jì)算器中的 spectrerPower函數(shù)計(jì)算出的功耗波形。下面我們來(lái)分析該鏈最壞下降延時(shí)情況下的輸入條件，如圖所示 (a) 輸入 B=0 保持不變 (b) 輸入 B由 01 變化 由于節(jié)點(diǎn)寄生電容的存在，所以每一 次充放電的過(guò)程中，都要對(duì)寄生電容 C1及C2進(jìn)行充放電，進(jìn)而增加了傳輸延時(shí)。一位全加器可以處理低位進(jìn)位，并輸出本位加法進(jìn)位。 ： （ 1） 正電平觸發(fā)式觸發(fā)器： 觸 發(fā) 器 全 加 器 正電平觸發(fā)式觸發(fā)器 的狀態(tài)在 CP=1 期間翻轉(zhuǎn)，在 CP=0 期間保持不變。 （ 3） 串行加法進(jìn)位 串行加法進(jìn)位從最低位進(jìn)到最高位，即整個(gè)進(jìn)位是分若干步驟進(jìn)行的。 二、 整體思路 累加器 就是把一列的數(shù)字加起來(lái)。 有 各種不同的應(yīng)用： （ 1） 在 運(yùn)算器 中，累加器是專門(mén)存放算術(shù)或邏輯運(yùn)算的一個(gè)操作數(shù)和運(yùn)算結(jié)果的寄存器 。 信信 息息 科科 學(xué)學(xué) 與與 技技 術(shù)術(shù) 學(xué)學(xué) 院院 實(shí)實(shí) 習(xí)習(xí) 報(bào)報(bào) 告告 實(shí)習(xí)名稱：集成電路 課程設(shè)計(jì) 學(xué)號(hào) ： 2021**** 姓名 ： *** 班級(jí) ： 微電子 1班 指導(dǎo)教師： 白天蕊 實(shí)習(xí) 時(shí)間 ： 二 O一四年七月 摘要 隨著 科學(xué)技術(shù)的發(fā)展 ,計(jì)算機(jī) 不斷地更新?lián)Q代 ,給我們的生活帶來(lái)越來(lái)越多的便捷 ,然而累加器作為計(jì)算機(jī)的重要組成部件 , 在 運(yùn)算器、 中央處理器 CPU中 、 匯編語(yǔ)言程序中 都有各種不同的應(yīng)用，因此很有必要了解其工作原理。 目錄索引 一、 選題的 背景 及 意義 二 、 整體思路 三、 方案選擇 四、 設(shè)計(jì)詳細(xì)內(nèi)容 模塊一 、 DESIGN A CMOS FULL ADDER 全加器介紹（包括工作原理，功能邏輯等） 全加器原理圖繪制 全加器邏輯功能驗(yàn)證 全加器延時(shí)及功耗分析 全加器版圖繪制與 LVS 驗(yàn)證 全加器版圖仿真 小結(jié) 模塊二 、 DESIGN A MASTERSLAVE FLIPFLOP 觸發(fā)器介紹（包括工作原理，功能邏輯等） D 觸發(fā)器原理圖繪制 3. 利用創(chuàng)建的三輸入與非門(mén)符號(hào)設(shè)計(jì)主從觸發(fā)器 4. 對(duì)設(shè)計(jì)的主從觸發(fā)器創(chuàng)建符號(hào) D 觸發(fā)器原理圖仿真及分析 D 觸發(fā)器邏輯功能驗(yàn)證 D 觸發(fā)器版圖繪制、 LVS驗(yàn)證及仿真分析 小結(jié) 第三部分、 DESIGN A CMOS 8BIT ACCUMULATOR
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