【正文】 通過理論結(jié)合實(shí)際，在進(jìn)行課程設(shè)計(jì)的過程中，把自己學(xué)到的知識成功的運(yùn)用在了實(shí)際生產(chǎn)設(shè)計(jì)上面，讓理論與實(shí)際有效地結(jié)合，這是一種能力的升華。將在 LEDIT的界面，點(diǎn)擊 File→ Export Mask Data→ GDSII→ EXPORT，即可得到（ .gds）以及（ .log）的文件。得到包含保護(hù)電路的完整版圖： 電路網(wǎng)表匹配（ LVS）檢查 電路圖提取的網(wǎng)表文件 (.sp)與版圖提取的網(wǎng)表文件 (.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。 六、電路模擬 電路模擬中為了減小工作量，使用上述 功 耗與延遲估算部分用過的 Cs支路電路圖。 在 Cs 端經(jīng)三級反相器后，與四個三輸入與非門相連，但圖 10 所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負(fù)載電容 CL1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸 入與非門的兩個輸入接高電平，只將 Cs 端信號加在反相器上。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為 300～ 500Ω。 N 為扇出系數(shù)，它的定義是： 積前級等效反相器柵的面 下級柵的面積＝N 在本例中，前級等效反相器柵的面積為 M2的 P 管和 N 管的柵面積總和，下級柵的面積為 4 個三輸入與非門中與 Cs 相連的所有 P 管和 N 管的柵面積總和。 為了方便畫版圖，此處的 W 允許取 6λ 。 10 Cg=（ WN＋ WP） L10 ????? = 310?? （ 28λ ＋ 96λ ） 2λ = 1410?? F 此處 WN和 WP為與本級漏極相連的下一級 N 管 和 P 管的柵極尺寸，近似取輸出級的 WN和 WP值。 內(nèi)部基本反相器中的各 MOS 尺寸的計(jì)算 內(nèi)部基本反相器如圖 4 所示，它的 N 管和 P 管尺寸依據(jù)充放電時間 tr和 tf方程來求。 設(shè)計(jì)內(nèi)容 ； ； ； ； ； ： DRC 與 LVS； (選做 )； 。同時要求 N 管和 P 管的充放電時間 tr=tf ，分別求出這兩個條件下的（ W/L） P， min 極限值，然后取大者。 在此次設(shè)計(jì)中 ?6?b 。因此， N管的尺寸放大 3 倍，而 P 管尺寸不變，即： 圖 5 內(nèi)部邏輯門的電路 輸入級設(shè)計(jì) 由于本電路是與 TTL 兼容， TTL 的輸入電平 ViH可能為 ，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則 N P1構(gòu)成的 CMOS 將有較大直流功耗。 圖 7 Cs 的緩沖級 Cs 的緩沖級設(shè)計(jì)過程如下： Cs 的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖 7 所示。該電場強(qiáng)度如果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使 MOS 器件失效，因此要設(shè)置保護(hù)電路。 各級 N 管和 P 管的尺寸 匯總 輸出級 N 管 14??????? NLW 輸出級 P 管PLW?????? =48 內(nèi)部基本反相器 ??242, ??LW N 內(nèi)反 內(nèi)部基本反相器 ??2147P ??LW ，內(nèi)反 內(nèi)部邏輯門 MOS 輸入級提拉管 P2（ W/L） P2 = ??66 =1 輸入級 P1管??21471 ???????? PLW 輸入級 N1管NLW?????? =31 72146212P????????????????????，與非門，與非門LWLWN 16 輸入緩沖級 P3P3??????????????????????????????，內(nèi)部反相器，內(nèi)部反相器＝＝LWNLWLWNLWNN 輸出緩沖級 ..2P1P1????????????????????????????????，內(nèi)部反相器，內(nèi)部反相器＝＝LWNLWLWNLWNN 五、功耗與延遲估算 在估算延時、功耗時，從輸入到輸出選出一條級數(shù)最多的去路進(jìn)行估算。按下列公式計(jì)算瞬態(tài) 功耗。 瞬態(tài)分析 0 5 0 1 0 0 1 5 0 2 0 0 2 5 0 3 0 0 T i m e ( n s) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 Voltage (V)v ( Y )v ( C s )T R A N 從瞬態(tài)分析波形圖 中可以看出 TpLH= tpHL= tr= tf= 所以 tpd,total= ?? )(41 25ns 所以器件延遲時間 和延遲估計(jì)相近，且滿足設(shè)計(jì)要求 。 28 設(shè)置完后按下 進(jìn)行匹配。后期的 LVS 檢測是一個最重要的，也是最為辛苦的部分。 九、參考文獻(xiàn) 1．上網(wǎng)收集相關(guān)資料 . 2．陳先朝 . 集成電路課程設(shè)計(jì)指導(dǎo)書 . 2020. 3． 廖裕評，陸瑞強(qiáng)編 . Tanner Pro 集成電路設(shè)計(jì)與布局實(shí)戰(zhàn)指導(dǎo) [M]. 北京：科學(xué)出版社， 20204 年 ： 1～ 274. 4． 朱正 涌 . 半導(dǎo)體集成電路 [M]. 北京： 清華大學(xué)出版社 ， 2020 年 ： 388～ 409. 5． 王志功 等 . 集成電路設(shè)計(jì) [M]. 北京：電子工業(yè) 出版社， 2020 年 ： 1～ 295. 。在版圖設(shè)計(jì)的時候，每畫出一部分的版圖都要 DRC 一下，確認(rèn)沒有錯誤再進(jìn)行下一步的版圖設(shè)計(jì)。 總原理圖 26 由電路圖提取網(wǎng)表文件與電路版圖提取的網(wǎng)表文件，通過 LVS 進(jìn)行對比匹配。 20 直流分析 當(dāng) VCS由 變化到 過程中，觀察波形得到閾值電壓（ 狀態(tài)轉(zhuǎn)變電平）VI＊ 。 功耗估算 CMOS 電路的功耗中一般包括靜態(tài)功耗、瞬態(tài)功耗、交變功耗。 由于本次版圖設(shè)計(jì)中 調(diào)用單元庫中的 pad 標(biāo)準(zhǔn)單元版圖，因其包含保持電路，就不必另外的保護(hù)電路設(shè)計(jì)。 14 圖 8 輸出緩沖級 所以，積前級等效反相器柵的面 下級柵的面積＝N= 1412 8828 ??? ?? ?? 從中得出 M1管尺寸為： ..2P1P1????????????????????????????????，內(nèi)部反相器，內(nèi)部反相器＝＝LWNLWLWNLWNN 輸入保護(hù)電路設(shè)計(jì) 因?yàn)?MOS 器件的柵極有極高的 絕緣電阻，當(dāng)柵極處于浮置狀態(tài)時，由于某種原因（如觸摸），感應(yīng)的電荷無法很快地泄放掉。同時為了用 sC 驅(qū)動，必須加入緩沖門。????? SGPNL CCCC WN＋ WP + 1410?? 把 CL代入 tr 和 tf 的方程式，并根據(jù) tr=tf≤ 25ns 的條件， 設(shè) tr=tf= 代入 ? ?? ? ? ? ????????? ?????????????????? dd tnddtnddtndd ddtnnnox oxLf V VVVVVV VVWLtCt 2?? 得到 43. ??????? ???????? PN WEWE =8 1010?? 根據(jù)之前的計(jì)算可知 48:14: ????????????? PN LWLW 所以 WP= 代入上式，求解，得到 WN=? WP=13? 因此 ??242, ??LW N 內(nèi)反 ??2147P ??LW ，內(nèi)反 11 內(nèi)部邏輯門 MOS 尺寸的計(jì)算 內(nèi)部邏輯門的電路如圖 5所示。 ○ 1 本級漏極 PN 結(jié)電容 CPN計(jì)算 CPN＝ Cj（ Wb） +Cjsw (2W+2b) 其中 Cj是每 um2 的結(jié)電容， Cjsw是每 um 的周界電容， b 為有源區(qū)寬度，可從設(shè)計(jì)規(guī)則獲取。輸入 Vi 為前一級的輸出，可認(rèn)為是理想的輸出，即 ViL＝ Vss=0V， ViH=VDD=5V。 4 圖 1 74HC139 的管腳圖 表 1 74HC139 真值表