【正文】 果超過柵氧化層的擊穿極限，則將發(fā)生柵擊穿，使 MOS 器件失效，因此要設(shè)置保護(hù)電路。 N= ? ?? ? ?? ???? ?? ??? ??? 2)144( 2)1412(434 LWW LWW PN PN 6? 從中得出 M3管尺寸為： P3P3??????????????????????????????，內(nèi)部反相器，內(nèi)部反相器＝＝LWNLWLWNLWNN 輸出緩沖級 由于輸出級部分要驅(qū)動 TTL 電路，其尺寸較大，因而必須在與非門輸出與輸出級之間加入一級緩沖門 M1，如圖 8 所示。 圖 7 Cs 的緩沖級 Cs 的緩沖級設(shè)計(jì)過程如下： Cs 的緩沖級與輸入級和內(nèi)部門的關(guān)系如圖 7 所示。 所以 （ W/L） P2 =??66 （ 2）輸入級 P1管（ W/L） P1的計(jì)算 此 P1管應(yīng)取內(nèi)部基本反相器的尺寸 即??21471 ???????? PLW （ 3）輸入級 N1管（ W/L） N1的計(jì)算 由于要與 TTL 電路兼容，而 TTL 的輸出電平在 ～ ，因此要選 取反相器的狀態(tài)轉(zhuǎn)變電平： 又知： 式中 noxoxnn LWt ??????? ??? ，poxoxpp LWt ??????? ??? ???????????????????????????? ??44NPpNnpn LWLWLW???? NLW?????? ?pnpn????/1/6 2 2 4 9 ???＝ 解得 pn ?? / = 所以NLW?????? = 31? 緩沖級的設(shè)計(jì) 輸入緩沖級 由 74HC139 的邏輯圖可知，在輸入級中有三個(gè)信號： Cs、 A A0。因此， N管的尺寸放大 3 倍，而 P 管尺寸不變，即： 圖 5 內(nèi)部邏輯門的電路 輸入級設(shè)計(jì) 由于本電路是與 TTL 兼容， TTL 的輸入電平 ViH可能為 ，如果按正常內(nèi)部反相器進(jìn)行設(shè)計(jì)，則 N P1構(gòu)成的 CMOS 將有較大直流功耗。 ③ 連線雜散電容 CS CS＝ ???????? oxoxtA? 一般 CPN＋ Cg≈ 10CS，可忽略 CS 作用。 在此次設(shè)計(jì)中 ?6?b 。關(guān)鍵點(diǎn)是先求出式中 CL（即負(fù)載）。同時(shí)要求 N 管和 P 管的充放電時(shí)間 tr=tf ，分別求出這兩個(gè)條件下的（ W/L） P， min 極限值，然后取大者。 三、 74HC139 芯片介紹 74HC139 是包含兩個(gè) 2 線 — 4 線譯碼器的高速 CMOS 數(shù)字電路集成芯片，能與 TTL 集成電路芯片兼容，它的管腳圖如圖 1 所示，其邏輯真值表如表 1 所示。 設(shè)計(jì)內(nèi)容 ； ； ； ； ； ： DRC 與 LVS； (選做 )； 。 圖 3 輸出級等效電路 輸出級 N 管（ W/L） N的計(jì)算 當(dāng)輸入為高電平時(shí)，輸出為低電平， N 管導(dǎo)通，后級 TTL 有較大的灌電流輸入，要求 |IOL|≤ 4mA， VOL， ma x=，依據(jù) NMOS 管的 理想電流方程分段表達(dá)式 ： ? ?? ??????????????????????????????????????????飽和＜＜線性＜＜截止dstgstngsNoxNoxtgsdsdsdstngsNoxNoxtgsd s nVVVVVLWtVVVVVVLWtVVI02102V0022???? 根據(jù)設(shè)計(jì)要求和部分從模型讀出的參數(shù)可知： Vg=5V ， Vs=0V ， Vd= VOL， ma x= ， Vto= Vgs=5V， Vds= ， tgsds VVV ?＜＜0 == 所以 NMOS 工作在線性區(qū) 7 Tox= mFox ????? SVP m ??? 24101 2 1 5 .7 4? |IOL|=Ids= ? ? ?????? ?????????? 2V 2dsdstngsNoxNox VVVLWt?? = ? ? ?????? ???????????? ????? 21012NLW = A3104 ?? ???????? NLW 取相鄰整數(shù) ??22814 ????????? NLW 輸出級 P 管（ W/L） P的計(jì)算 當(dāng)輸入為低電平時(shí)，輸出為高電平， P 管導(dǎo)通。 內(nèi)部基本反相器中的各 MOS 尺寸的計(jì)算 內(nèi)部基本反相器如圖 4 所示，它的 N 管和 P 管尺寸依據(jù)充放電時(shí)間 tr和 tf方程來求。如若最小孔為 2λ 2λ，孔與多晶硅柵的最小間距為 2λ，孔與有源區(qū)邊界的最小間距為 2，則取 b＝ 6λ ,L=2λ ,Cj和 Cjsw可用相關(guān)公式計(jì)算，或從模型庫選取，或用經(jīng)驗(yàn)數(shù)據(jù)。 10 Cg=（ WN＋ WP） L10 ????? = 310?? （ 28λ ＋ 96λ ） 2λ = 1410?? F 此處 WN和 WP為與本級漏極相連的下一級 N 管 和 P 管的柵極尺寸，近似取輸出級的 WN和 WP值。根據(jù)截止延遲時(shí)間 tpLH 和導(dǎo)通延遲時(shí)間 tpHL的要求，在最壞情況下，必須保證等效 N 管、 P 管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當(dāng)于 內(nèi)部基本反相器了。 為了方便畫版圖，此處的 W 允許取 6λ 。 由于 A A0 以及01 A、　A 各驅(qū)動內(nèi)部與非門 2 個(gè)，所以可以不用緩沖級。 N 為扇出系數(shù)，它的定義是： 積前級等效反相器柵的面 下級柵的面積＝N 在本例中，前級等效反相器柵的面積為 M2的 P 管和 N 管的柵面積總和，下級柵的面積為 4 個(gè)三輸入與非門中與 Cs 相連的所有 P 管和 N 管的柵面積總和。而 MOS 器件的柵氧化層極薄，這些感應(yīng)的電荷使得 MOS 器件的柵與襯底之間產(chǎn)生非常高的電場。保護(hù)電路中的電阻可以是擴(kuò)散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為 300～ 500Ω。 15 圖 9 輸入保護(hù)電路 至此，完成了全部器件的參數(shù)計(jì)算。 在 Cs 端經(jīng)三級反相器后，與四個(gè)三輸入與非門相連，但圖 10 所示的支路與另外不工作的三個(gè)三輸入與非門斷開了，所以用負(fù)載電容 CL1來等效與另外三個(gè)不工作的三輸入與非門電路，而將工作的一個(gè)三輸 入與非門的兩個(gè)輸入接高電平，只將 Cs 端信號加在反相器上。由于 CMOS 電路忽略漏電，靜態(tài)功耗近似為 0，工作頻率不高時(shí)，也可忽略交變功耗，則估算時(shí)只計(jì)算瞬態(tài)功耗 PT即可。 六、電路模擬 電路模擬中為了減小工作量，使用上述 功 耗與延遲估算部分用過的 Cs支路電路圖。 0 .5 1 .0 1 .5 2 .0 v 2 0 ( V ) 0 . 5 0 .0 0 .5 1 .0 1 .5 2 .0 2 .5 3 .0 3 .5 4 .0 4 .5 5 .0 5 .5 Voltage (V)v ( v 2 0 )v ( Y )DC 從直流分析可以看出， 閾值電壓恰好等于 ，和設(shè)計(jì)的理想情況吻合，滿足設(shè)計(jì)要求。得到包含保護(hù)電路的完整版圖： 電路網(wǎng)表匹配（ LVS）檢查 電路圖提取的網(wǎng)表文件 (.sp)與版圖提取的網(wǎng)表文件 (.spc)，進(jìn)行元件和節(jié)點(diǎn)的匹配檢查。 27 打開 Layout Versus ，新建 .lvs 文件進(jìn)行參數(shù)設(shè)置。將在 LEDIT的界面，點(diǎn)擊 File→ Export Mask Data→ GDSII→ EXPORT，即可得到（ .gds）以及（ .log）的文件。從中我也體會到需要細(xì)心，耐心，才能夠畫好一個(gè)版圖，也只有這樣才能做好課程設(shè)計(jì)，甚至每一份工作，都需要有這樣的素質(zhì)。通過理論結(jié)合實(shí)際，在進(jìn)行課程設(shè)計(jì)的過程中，把自己學(xué)到的知識成功的運(yùn)用在了實(shí)際生產(chǎn)設(shè)計(jì)上面，讓理論與實(shí)際有效地結(jié)合，這是一種能力的升