集成電路設(shè)計(jì)基礎(chǔ)ch-免費(fèi)閱讀
【正文】 Lfinal = Ldrawn?2?Lpoly L和 W的變化 (續(xù) ) ? 尺寸縮小的原因是在蝕刻（ etching）過(guò)程中，多晶硅（ Ploy）被腐蝕掉了。 器件的寬度不再是版圖上所畫(huà)的 Wdrawn， 而是 W， W = Wdrawn?2?W 式中 ?W就是 bird beak侵入部分 ， 其大小差不多等于氧化區(qū)厚度的數(shù)量級(jí) 。如果沒(méi)有這個(gè) P+注入?yún)^(qū) ， 那么 ， 兩個(gè) MOS管的耗盡區(qū)很靠近 ， 漏電增大 。 場(chǎng)是由一層很厚的 SiO2形成的 。 二階效應(yīng)出于兩種原因： 1) 當(dāng)器件尺寸縮小時(shí) ， 電源電壓還得保持為 5V， 于是 ，平均電場(chǎng)強(qiáng)度增加了 ， 引起了許多二次效應(yīng) 。 2) 減小 SiO2介質(zhì)的厚度 tox。 ? 電路設(shè)計(jì)時(shí)， 增加?xùn)砰L(zhǎng) W，可降低閃爍噪聲。 圖 圖 某一 CMOS工藝條件下， NMOS閾值 電壓隨源極 襯底電壓的變化曲線(xiàn) MOSFET的溫度特性 MOSFET的溫度特性主要來(lái)源于溝道中載流子的遷移率 181。 ?Vox: SiO2層上的壓降 。 然而 ， L?的增大使得漏極耗盡層寬度有所增加 ，增大了結(jié)電容 。 當(dāng)然 ， 引出 線(xiàn)之間還有雜散電容 ， 可 以計(jì)入 Cgs和 Cgd。 圖 ① ② ③ ④ ⑤ MOS電容 ?凹谷特性測(cè)量 ? 若測(cè)量電容采用高頻方法 ， 譬如 ， 掃頻方法 ，電壓變化很快 。 耗盡層電容將增大 。 因?yàn)檫@時(shí)電子的濃度還低于原來(lái)空穴的濃度 。1pSiAASiXqNdx dxqN ??? ?? ??ASip NqX??2?MOS電容 — 耗盡層電容 這時(shí) ， 在耗盡層中束縛電荷的總量為 ， 它是耗盡層兩側(cè)電位差 ?的函數(shù) ， 因此 ， 耗盡層電容為 ， 是一個(gè)非線(xiàn)性電容 ， 隨電位差的增大而減小 。 1） 當(dāng) Vgs0時(shí) ， 柵極上的負(fù)電荷吸引了 P型襯底中的多數(shù)載流子 —空穴 ， 使它們聚集在 Si表面上 。 n = 650 cm2/() ? 電子遷移率 (nMOS) ? 181。 同雙極型晶體管中的 PN結(jié) 一樣 ,在結(jié)周?chē)捎谳d流 子的擴(kuò)散 、 漂移達(dá)到動(dòng)態(tài)平 衡 ， 而產(chǎn)生了耗盡層 。 這時(shí) ， 柵極電壓所感應(yīng)的電荷 Q為 ， Q=CVge 式中 Vge是柵極有效控制電壓 。 SiO2下面是 P型襯底 ， 襯底是比較厚的 。這說(shuō)明了 MOS電容器可以看成兩個(gè)電容器的串聯(lián)。 MOS電容 — 耗盡層電容特性 (續(xù) ) 3） 若 Vgs再增大 ， 排斥掉更多的空穴 ， 吸引了更多的電子 ， 使得 Si表面電位下降 ， 能級(jí)下降 ， 達(dá)到低于 P型襯底的費(fèi)米能級(jí) 。 這樣 ， 就達(dá)到最小值 Cmin。 必須指出 ， 上述討論未考慮到反型層中的電子是哪里來(lái)的 。在源極和襯底之間有結(jié)電容 Csb，在漏極和襯底之間也有結(jié)電容 Cdb。 這時(shí) ， MOS電容 C對(duì) Cg， Cd都有貢獻(xiàn) ， 它們的分配取決于 MOS管的工作狀態(tài) 。 ?增強(qiáng)型 (Enhancement)：在正常情況下它是截止的 ，只有當(dāng) Vgs“ 正 ” 到一定程度 ， 才會(huì)導(dǎo)通 ， 故用作開(kāi)關(guān) 。 2. Cox MOSFET的體效應(yīng) 前面的推導(dǎo)都假設(shè)源極和襯底都接地 ， 認(rèn)為 Vgs是加在柵極與襯底之間的 。 fgTv ???m2eg32DSoxm2 ILtWg ?????? 2eg vW ??? 2eg vI ds?? 閃爍噪聲 (flicker noise， 1/f noise)的形成機(jī)理： 溝道處 SiO2與 Si界面上電子的充放電而引起 。 解決方案：減小 L的同時(shí)降低電源電壓 VDD。 Pa ram ete r 參數(shù) 變化因子 備注 Volt age 電壓 1/ ? Circ uit den sit y 電路密度 ?2 L ? ? W ? Dev ice c urre nt 器件電流 1/ ? Po w er 功率 1/ ?2 Ids? ? Vds? Cap acit ance 電容 1/ ? Dela y 溝道延遲 1/ ? Line res ista nce 連線(xiàn)電阻 ? Line cap acita nce 連線(xiàn)電容 1/ ? Line res pons e tim e 連線(xiàn)響應(yīng)時(shí)間 1 RL? ? CL? Fig ure of m erit ?0 優(yōu)值 ?2 ? 1/L2 Scalingdown的三種方案 (續(xù) ) MOSFET特征尺寸按 ?(?1)縮減的眾多優(yōu)點(diǎn)： ? 電路密度增加 ?2倍 ? ? VLSI, ULSI ?功耗降低 ?2倍 ? ? 器件時(shí)延降低 ?倍 ?器件速率提高 ?倍 ? 線(xiàn)路上的延遲不變 ?優(yōu)值增加 ?2倍 這就是為什么人們把 MOS工藝的特征尺寸做得一小再小，使得 MOS電路規(guī)模越來(lái)越大， MOS電路速率越來(lái)越高的重要原因。 原因之一在于制造誤差 ， 如右圖所示；原因之二是 L、 W定義本身就不確切 ， 不符合實(shí)際情況 。 ? ?FPSaSioxFPFBT UqNCVV ?????? 2212 ?另外 ， 人們又在氧化區(qū)的下面注入稱(chēng)為場(chǎng)注入?yún)^(qū) （ field implant） 的P+ 區(qū) ， 如下圖所示 。 最后 ， 以這個(gè)斑區(qū)為掩膜生成氧化區(qū) 。 另外 ， 柵極長(zhǎng)度 L不等于原先版圖上所繪制的 Ldrawn， 也減小了 ， 如圖所示 。 。 由于 P+區(qū)是先做好的 ， 后來(lái)在高溫氧化時(shí) ， 這
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1