【正文】 運(yùn)放結(jié)構(gòu)比較器可以分辨較小的輸入信號，但是速度較慢；Latch 比較器的速度較快，但是只能分辨較大的輸入信號。 第 3 章 DAC 的研究與設(shè)計(jì) 25 2 c c10 cc2 c cccc cc cccccccccc cc c333344 4 444 4 45 5 55 55 5 5666666667 7 77 77 7 788 88888899 9999991 01 01 01 01 0 1 01 0 1 0 圖 分段電容 DAC 高 6 位 （ 低 6 位 ） 電容排列 課題分段電容 DAC 使用這種排列方式后，包括冗余電容共有 ，雖然芯片面積 變大了 ，但是電容的匹配精度得到了保證。 C4C2C1 圖 單位電容并聯(lián) 影響電容匹配精度的另外一個(gè)重要因素，是電容兩個(gè)極板之間氧化層的梯度效應(yīng)。 圖 DAC 的轉(zhuǎn)換階梯 第 3 章 DAC 的研究與設(shè)計(jì) 22 分段電容 DAC 的版圖設(shè)計(jì) 分段電容 DAC 是逐次逼近 ADC 核心模擬電路之一，版圖設(shè)計(jì)對它性能的影響較大，主要體現(xiàn)在電容匹配精度與抑制干擾兩個(gè)方面。 圖 是 DAC 高位開關(guān)單元的電路圖，除了電源 VDD 與地 GND 外，該單元的輸入有模擬輸入 VIN、參考電壓 VREF、 SAR 的輸出 DIN、邏輯控制信號ENABLE，輸出 OUT與電容下極板相連。 LSB 的確定過程見圖 ，等效電路如圖 (b)所示，可見 LSB 電容接 VREF 使 Vx 增加 1/4159 VREF。文獻(xiàn) [12]在二進(jìn)制加權(quán)電容陣列組成的 逐次逼近 ADC 的基礎(chǔ)上做了一些改變，加入了 采樣 /保持 電路，可以在 電源電壓下達(dá)到 8 位 精度， kS/s下的功耗是 uW，在 1V電源電壓下達(dá)到 9 位 精度， 150 kS/s 下的功耗是 30 uW。 傳統(tǒng) 的 逐次逼近 ADC 每個(gè)轉(zhuǎn)換周期完 成 1 位 的轉(zhuǎn)換，轉(zhuǎn)換速度 受到限制 ，因此有文獻(xiàn)提出多種方法，嘗試在一個(gè)轉(zhuǎn)換周期完成多 位 的轉(zhuǎn)換。使用 RC 混合結(jié)構(gòu)以后，總電容值比同等精度的二進(jìn)制加權(quán)電容 逐次逼近 ADC 要小，面積變小，速度變快，因此對 RC 混合結(jié)構(gòu) [18][19][20][21]及其變形 結(jié)構(gòu) [22][23][24][25]的研究與應(yīng)用也比較多。 分段電容結(jié)構(gòu)使用了更少的電容，因此速度更快，功耗更小，芯片面積也更小，在速度、功耗、面積與性能之間得到了良好的折衷，目前位數(shù)比較高的逐次逼近 ADC，大多采用這種結(jié)構(gòu) [15][16]。不使用校準(zhǔn)技術(shù)，電容匹配精度可以達(dá)到 %，如果 精心設(shè)計(jì) 版圖 布局 ，大概能做到 12 位 左右。第二步是保持模式（圖 ） ，上極板接地的開關(guān)斷開，下極板接地，這樣上極板的電壓變成 Vx = V i n V r e f比較器1 2 8 C6 4 C3 2 C1 6 C8 CC c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= V i n+ 圖 保持模式 Vin。 R2 R 2 R2 RΔ R Δ R Δ RΔ R / 2冗 余 開 關(guān) ( 常 閉 合 ) 圖 使用冗余開關(guān)減小 R2R 階梯匹配誤差 使用 R2R 階梯的電流定標(biāo) 型逐次逼近 ADC，可以在低電壓供電的情況下正常工作。 V r e fR0R1R2R2N 2R2N 1R2N 4R2N 30D0000D00D01111? ????V o u t N1DN1D 圖 使用開關(guān)樹的電阻串 DAC 由電阻串 DAC 組成的電壓定標(biāo)型 逐次逼近 ADC，最大的優(yōu)勢是能夠保證良好的單調(diào)性，得到了工業(yè)應(yīng)用 [7]，但對于 N 位 逐次逼近 ADC 需要 2N 個(gè)單位電第 2 章 逐次逼近 ADC 概述 7 阻，隨著位數(shù)的增多，單位電阻和開關(guān)呈指數(shù)增加，例如，對于 8 位這種類型的 逐次逼近 ADC，就需要 256 個(gè)單 位電阻和 510 個(gè)開關(guān)，這么多單元所占芯片面積是可觀的。 V r e fV r e fVD A CtV i nb i t 2 = 1 b i t 1 = 0 b i t 0 = 0 圖 3 位逐次逼近 ADC 的 DAC 輸出電壓 圖 是一個(gè) 3 位逐次逼近 ADC 逐次逼近 過程中 DAC 輸出電壓的示意圖 ，X 軸表示時(shí)間， Y 軸表示 DAC 輸出電壓。 采 樣 / 保 持比較器數(shù) 字 控 制 部 分其 他 模 擬 電 路D A CV i nV r e fC L KO U TS A R 圖 逐次 逼近 ADC 的基本結(jié)構(gòu) 逐次逼近 ADC 使用二進(jìn)制搜索算法 使 DAC 的輸出 逐次逼近輸入的模擬信號， 對于 N 位逐次逼近 ADC 至少需要 N 個(gè)轉(zhuǎn)換周期 。 目前幾個(gè)做混合信號 IP 核的大公司，例如 ChipIdea、 Nordic、 Qualcore，用作微處理輔助 ADC 接口的 IP 核主要是逐次逼近結(jié)構(gòu)。 2 4 6 8 1 0 1 2 1 4 1 6 1 8 2 0 2 2 2 4 2 61 0 K1 0 0 K1 M1 0 M1 0 0 M1 G1 0 G1 0 0 G1 T逐 次 逼 近A D CF l a s hA D C兩 步A D C∑ ΔA D C精 度 （ b i t ）采樣率（S/s） 圖 逐次逼近 ADC 與其他 ADC 在精度、速度方面的對比 逐次逼近 ADC 具有 中等 轉(zhuǎn)換精度（一般 8～ 16 位 ）和 中等 轉(zhuǎn)換速度（一般5MS/s 以下），采用 CMOS 工藝制造時(shí)可以保證較低 的 功耗和較小 的 芯片 面積，而且易于實(shí)現(xiàn)多路轉(zhuǎn)換，因此在精度、速度、功耗和成本方面具有綜合優(yōu)勢，市場應(yīng)用廣泛。 論文工作在完成 ADC 電路設(shè)計(jì)仿真的基礎(chǔ)上，完成了 整個(gè)電路的 物理版圖設(shè)計(jì) 、后仿真 及芯片的測試 。 論文工作設(shè)計(jì)了一個(gè) 電源 電壓 為 ，精度 為 12 位，速度 為 500kS/s 的低功耗逐次逼近 ADC。對本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。 仿真結(jié)果顯示，該比較器可以有效消 除 10mV 輸入失調(diào)，能夠在10MHz 速度下分辨 輸入電壓，功耗只有 600uW，達(dá)到了設(shè)計(jì)要求 。 逐次逼近 ADC 與其他幾種 ADC 在精度和速度方面的對比如圖 所示。 逐次逼近 ADC 具有 零延遲、較高采樣速率和較好 DC 指標(biāo)等優(yōu)勢，保證了成像系統(tǒng)刷新速率高 、 成像分辨率高。 逐次逼近 ADC 的測試與分析。 188。如圖 所示 [6]，將一個(gè)等值電阻串（ R0 = R1 = ? = R2N1）放置在參考電壓 Vref和地之間，每個(gè)電阻的端點(diǎn)電壓都由開關(guān)（ S0、 S?、 S2N1）引出作為分段參考電壓，通過開關(guān)控制就可以按照二進(jìn)制搜索算法將相應(yīng)的分段參考電壓送到比較器了。 運(yùn)放1 1 1 1 1 1 1 1+VD DVS SV r e fR r e f逐 次 逼 近 邏 輯比較器+R i nV i nM S BL S B數(shù)字輸出1 6 1 3 2 11 6 18 1 4 12 1 1 14 1 / 8 2 1 / 8 圖 二進(jìn)制加權(quán)電流源陣列逐次逼近 ADC 使用 R2R 階梯的 逐次逼近 ADC 如圖 所示，它利用 R2R 階梯中任一節(jié)點(diǎn) 看進(jìn)去的 阻值恒為 R 這一性質(zhì)，通過參考電壓 Vref產(chǎn)生一組二進(jìn)制加權(quán)的電流， 由開關(guān)選擇得到組合， 然后通過反饋電阻 Rf 得到相應(yīng)的電壓。 并行電容方式一般 多 指使用二進(jìn)制加權(quán)電容陣列的 逐次逼近 ADC，它的基本單元有二進(jìn)制加權(quán)的電容陣列、 1 個(gè)與 LSB 電容等值的 冗余 電容、開關(guān)和比較器，下面以 8 位 并行電容方式的 逐次逼近 ADC 為例說明工作原理 。第 2 章 逐次逼近 ADC 概述 10 依此類推，轉(zhuǎn)換過程直到最低位（ LSB）確定為止，這樣上極板 256CVin 的電荷就被再分配到數(shù)值為 1 的位對應(yīng)的電容上了 [10]。 V i n V r e f比較器C s ＝ 1 6 / 1 5 CC c ＝ CC2 C4 C8 C8 C4 C2 CCS0S1S2S3S4S5S6S7S8SG N DSI N+ 圖 分段電容逐次逼近 ADC 在圖 的分段電容結(jié)構(gòu)中，分段電容為 CCs ?? ??高位電容低位電容 1 （ 21） 這是一個(gè)分?jǐn)?shù)值，給版圖設(shè)計(jì)帶來麻煩，可以使用圖 的分段電容結(jié)構(gòu)解決這個(gè)問題。 第 2 章 逐次逼近 ADC 概述 13 其他結(jié)構(gòu)逐次逼近 ADC 除了上述幾種結(jié)構(gòu)，一些混合結(jié)構(gòu)由于它們在性能方面的折衷優(yōu)勢，也得到了廣泛應(yīng)用，尤其是 RC 混合結(jié)構(gòu)。因此，各種自校準(zhǔn)方法被 提出 ，以提高 無源 器件的匹配精度，從而提高轉(zhuǎn)換精度。 此外，文獻(xiàn) [34]提出，隨著工藝的不斷進(jìn)步，逐次逼近 ADC 可能會成為通信接收機(jī)常用的高速 ADC 之一。 分段電容 DAC 的工作原理 本文使用的分段 電容 DAC 如圖 所示，其中 CS與 CC為 1 個(gè)單位電容大小，即 CS=CC=C， CM6～ CM1 與 CL6～ CL1 分別是兩個(gè)二進(jìn)制加權(quán)的電容陣列，即CM(L)i=2i1C，總電容為 128C。 B i t 1 1 amp。 第 3 章 DAC 的研究與設(shè)計(jì) 19 圖 DAC 中的開關(guān)單元 DAC 的整體 電路圖如圖 所示 。 第 3 章 DAC 的研究與設(shè)計(jì) 23 C4C2C1Δ xL4 圖 電容邊緣的蝕刻誤差 考慮一種簡單情況，如圖 所示，假定 原設(shè)計(jì) C4=2C2=4C1， 但在制造過程中， 由于邊緣蝕刻誤差， C4 的每個(gè)邊緣都比 設(shè)計(jì)值向內(nèi)側(cè)收縮了 Δ x，那么實(shí)際情況 C4=2C2(1η4)2，其中 η4=2Δ x/L4。 課題分段電容 DAC 的高 6 位與低 6 位分別使用了單位電容共中心對稱的版圖布局方式，如圖 所示 。這里，分段電容 DAC 的輸出線使用金屬 3 引出，上下被金屬 1 與金屬 5 兩層金屬地線包圍 （比使用金屬 2 與金屬 4 兩層金屬地線包圍的寄生電容要?。?，因而完全隔離了外部電場線，減小了干擾。 設(shè)計(jì)一個(gè)高性能的運(yùn)放具有較大難度，但是使用運(yùn)放結(jié)構(gòu)設(shè)計(jì)比較器就相對簡。 如圖 所示 ，高 6 位開關(guān)單元與低 6 位開關(guān)單元分別放置在高 6 位電容陣列與低 6 位電容陣列兩側(cè)，兩個(gè)電 容陣列并排布 局，放置在三層 保護(hù)環(huán)內(nèi)部，以隔離開關(guān)單元，減小開關(guān)動(dòng)作對電容陣列的干擾。如圖 所示，構(gòu)成每個(gè)電容的單位電容圍繞共同的中心點(diǎn)對稱放置， 這樣就減小了氧化層梯度對電容匹配精度的影響。 圖 電容匹配精度 10 位時(shí)的 DNL 與 INL 性能 影響電容匹配精度的因素很多 [10]，電容邊緣的蝕刻誤差是其中之一。接地開關(guān)直接使用 NMOS 實(shí)現(xiàn)，尺寸不必太大。 綜合考慮噪聲、電容匹配與芯片面積等因素，單位電容定為 100fF，這樣比較器輸入端的等效電容約為 ，分段電容 DAC 開關(guān)的導(dǎo)通電阻在比較器輸入端的總噪聲功率（ kT/C 噪聲）為 1010V2，總噪聲電壓約為 25uVrms，比 （ 300uV）小得多，滿足噪聲要求。 第 2 章 逐次逼近 ADC 概述 15 第 3 章 DAC 的研究與設(shè)計(jì) 15 第 3 章 DAC 的 研究與 設(shè)計(jì) DAC 結(jié)構(gòu)的選 擇 本文 節(jié) 根據(jù) DAC 結(jié)構(gòu) 對逐次逼近 ADC 進(jìn)行了分類，較詳細(xì)地 討論了逐次逼近 ADC 中常用的 DAC 結(jié)構(gòu)，即電壓定標(biāo)型、電流定標(biāo)型、電荷定標(biāo)型與其他結(jié)構(gòu) 。文獻(xiàn) [33]使用額外的低精度、高速度的比較器組完成了“預(yù)測逼近”的過程，這樣在每個(gè)轉(zhuǎn)換周期 內(nèi)， 逐次逼近 ADC 會嘗試 2 個(gè)位，工作速度 得到提高。目前 關(guān)于 逐次逼近 ADC 的 文獻(xiàn)有一部分是在這三種結(jié)構(gòu)的基礎(chǔ)上，提出改進(jìn)方案， 有 一部分是提出了一種較新的結(jié)構(gòu)，目的有三個(gè)：提高精度、提高速度、降低功耗。然而串行 DAC 的轉(zhuǎn)換是從最低位開始的，故使用串行 DAC 的 N 位 逐次逼 近 ADC 需要 N(N+1)次充放電，而且需要 N 個(gè)比較器的建立時(shí)間 [