【正文】 研究工作旨在設(shè)計(jì)一款應(yīng)用于微處理器接口的 低功耗 逐次逼近 ADC，它采用單端輸入，工作在 電源電壓下，轉(zhuǎn)換精度 為 12 位 ，采樣率 為 500kS/s，并且?guī)в?省電（ power down） 模式。 逐次逼近 ADC 具有 零延遲、較高采樣速率和較好 DC 指標(biāo)等優(yōu)勢，保證了成像系統(tǒng)刷新速率高 、 成像分辨率高。 在工業(yè)過程控制方面 ，逐次逼近 ADC 的典型應(yīng)用主要是用于放置在遠(yuǎn)端測第 1 章 引言 2 量各種物理量的傳感器 [1][2][3][4]， 這些利用了 逐次逼近 ADC 的以下幾個(gè)優(yōu)勢 [5]： 多種模擬輸入范圍（單 極 、雙 極 、差分）； 在開關(guān)、多通道應(yīng)用中，能保證零數(shù)據(jù)延遲； 精度與速度適中； 功耗低 、面積小 。 逐次逼近 ADC 與其他幾種 ADC 在精度和速度方面的對(duì)比如圖 所示。 該 逐次逼近 ADC 采 用 UMC CMOS工藝設(shè)計(jì)制造，芯片面積 為 1mm。 仿真結(jié)果顯示，該比較器可以有效消 除 10mV 輸入失調(diào)，能夠在10MHz 速度下分辨 輸入電壓，功耗只有 600uW，達(dá)到了設(shè)計(jì)要求 。電路 采用單端軌到軌輸入， 并具 有省電模式 。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。盡我所知，除文中特別加以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。 論文工作設(shè)計(jì)了一個(gè) 電源 電壓 為 ，精度 為 12 位，速度 為 500kS/s 的低功耗逐次逼近 ADC。比較器 由三級(jí)前置放大器和一級(jí)鎖存器組成，根據(jù)每級(jí)前置放大器的位置不同，對(duì)它們的增益、帶寬、功耗進(jìn)行了優(yōu)化，每級(jí)前置放大器和模擬 緩沖級(jí) 電路的設(shè)計(jì)也減小了回程噪聲的影響；比較器的設(shè)計(jì)應(yīng)用了失調(diào)校準(zhǔn)技術(shù) 。 論文工作在完成 ADC 電路設(shè)計(jì)仿真的基礎(chǔ)上，完成了 整個(gè)電路的 物理版圖設(shè)計(jì) 、后仿真 及芯片的測試 。數(shù)字信號(hào)處理技術(shù)和通信產(chǎn)業(yè)的迅猛發(fā)展， 推動(dòng)著 ADC 逐步向高速度、高精度和低功耗的方向發(fā)展。 2 4 6 8 1 0 1 2 1 4 1 6 1 8 2 0 2 2 2 4 2 61 0 K1 0 0 K1 M1 0 M1 0 0 M1 G1 0 G1 0 0 G1 T逐 次 逼 近A D CF l a s hA D C兩 步A D C∑ ΔA D C精 度 （ b i t ）采樣率（S/s） 圖 逐次逼近 ADC 與其他 ADC 在精度、速度方面的對(duì)比 逐次逼近 ADC 具有 中等 轉(zhuǎn)換精度（一般 8～ 16 位 ）和 中等 轉(zhuǎn)換速度（一般5MS/s 以下），采用 CMOS 工藝制造時(shí)可以保證較低 的 功耗和較小 的 芯片 面積，而且易于實(shí)現(xiàn)多路轉(zhuǎn)換，因此在精度、速度、功耗和成本方面具有綜合優(yōu)勢，市場應(yīng)用廣泛。 在 醫(yī)療 儀器方面， 逐次逼近 ADC 廣泛應(yīng)用 于 成像系統(tǒng)，例如 CT掃描儀、MRI 和 X 射線系統(tǒng) 。 目前幾個(gè)做混合信號(hào) IP 核的大公司，例如 ChipIdea、 Nordic、 Qualcore，用作微處理輔助 ADC 接口的 IP 核主要是逐次逼近結(jié)構(gòu)。 電源 PCB 板與逐次逼近 ADC 測試 PCB 板的設(shè)計(jì)。 采 樣 / 保 持比較器數(shù) 字 控 制 部 分其 他 模 擬 電 路D A CV i nV r e fC L KO U TS A R 圖 逐次 逼近 ADC 的基本結(jié)構(gòu) 逐次逼近 ADC 使用二進(jìn)制搜索算法 使 DAC 的輸出 逐次逼近輸入的模擬信號(hào)， 對(duì)于 N 位逐次逼近 ADC 至少需要 N 個(gè)轉(zhuǎn)換周期 。依此類推，直到 SAR 的最低位確定為止，第 2 章 逐次逼近 ADC 概述 5 這樣 SAR 的值即 逐次逼近 ADC 的最終輸出。 V r e fV r e fVD A CtV i nb i t 2 = 1 b i t 1 = 0 b i t 0 = 0 圖 3 位逐次逼近 ADC 的 DAC 輸出電壓 圖 是一個(gè) 3 位逐次逼近 ADC 逐次逼近 過程中 DAC 輸出電壓的示意圖 ，X 軸表示時(shí)間， Y 軸表示 DAC 輸出電壓。 電壓定標(biāo)型逐次逼近 ADC 電壓定標(biāo)型逐次逼近 ADC 出現(xiàn)最早，工作原理最簡單。 V r e fR0R1R2R2N 2R2N 1R2N 4R2N 30D0000D00D01111? ????V o u t N1DN1D 圖 使用開關(guān)樹的電阻串 DAC 由電阻串 DAC 組成的電壓定標(biāo)型 逐次逼近 ADC，最大的優(yōu)勢是能夠保證良好的單調(diào)性，得到了工業(yè)應(yīng)用 [7]，但對(duì)于 N 位 逐次逼近 ADC 需要 2N 個(gè)單位電第 2 章 逐次逼近 ADC 概述 7 阻，隨著位數(shù)的增多，單位電阻和開關(guān)呈指數(shù)增加，例如，對(duì)于 8 位這種類型的 逐次逼近 ADC，就需要 256 個(gè)單 位電阻和 510 個(gè)開關(guān)，這么多單元所占芯片面積是可觀的。使用 MOS 管組成的這種結(jié)構(gòu)，由于使用了電流開關(guān)，所以轉(zhuǎn)換速度較 快，但是 MOS 管的閾值電壓變化較大， MOS 管參數(shù)的匹配誤差會(huì)影響二進(jìn)制加權(quán)電流 源 的匹配，給 逐次逼近 ADC 帶來了較大的精度誤差。 R2 R 2 R2 RΔ R Δ R Δ RΔ R / 2冗 余 開 關(guān) ( 常 閉 合 ) 圖 使用冗余開關(guān)減小 R2R 階梯匹配誤差 使用 R2R 階梯的電流定標(biāo) 型逐次逼近 ADC，可以在低電壓供電的情況下正常工作。按照電容的組織方式， 可以 分為并行電容方式和串行電容方式。第二步是保持模式（圖 ） ，上極板接地的開關(guān)斷開，下極板接地，這樣上極板的電壓變成 Vx = V i n V r e f比較器1 2 8 C6 4 C3 2 C1 6 C8 CC c = CC2 C4 CS8S7S6S5S4S3S2S1S0SG N DSI NXQX= 2 5 6 C V i nVX= V i n+ 圖 保持模式 Vin。相似的，次高位的測試可以通過將次高位對(duì)應(yīng)的電容下極板連接到Vref來實(shí)現(xiàn)，這會(huì)使 Vx 增加 1/4 Vref，即 Vx = Vin + D7 * 1/2 Vref + 1/4 Vref。不使用校準(zhǔn)技術(shù)，電容匹配精度可以達(dá)到 %，如果 精心設(shè)計(jì) 版圖 布局 ，大概能做到 12 位 左右。其工作原理與二進(jìn)制加權(quán)電容陣列逐次逼近 ADC相似：首先采樣階 段，所有電容下極板與輸入模擬信號(hào) Vin 相接， SGND 閉合；然后保持階段， S8～ S0 都接地， SGND 斷開；最后再分配階段， Sn（ n=1,2,? ,8）第 2 章 逐次逼近 ADC 概述 11 接到 Vref代表第 n 位為 1。 分段電容結(jié)構(gòu)使用了更少的電容，因此速度更快，功耗更小，芯片面積也更小，在速度、功耗、面積與性能之間得到了良好的折衷，目前位數(shù)比較高的逐次逼近 ADC，大多采用這種結(jié)構(gòu) [15][16]。 V r e fS2S3S1S4C 1C 2V 1V 2 圖 串行 DAC 串行電容 逐次逼近 ADC 只需要兩個(gè)中等大小的電容，所以比并行電容 逐次逼近 ADC 的芯片面積更小，但是它能達(dá)到的精度受開關(guān)晶體管的寄生電容影響，而且轉(zhuǎn)換速度慢，應(yīng)用并不廣泛。使用 RC 混合結(jié)構(gòu)以后，總電容值比同等精度的二進(jìn)制加權(quán)電容 逐次逼近 ADC 要小，面積變小，速度變快，因此對(duì) RC 混合結(jié)構(gòu) [18][19][20][21]及其變形 結(jié)構(gòu) [22][23][24][25]的研究與應(yīng)用也比較多。 由于 CMOS 工藝的限制， 無源 器件的匹配精度不高，二進(jìn)制加權(quán)電容陣列逐次逼近 ADC 只能達(dá)到 12 位 精度，利用 激光修正 等技術(shù)可以提高 無源 器件的第 2 章 逐次逼近 ADC 概述 14 匹配精度，但是成本較高，不適于工業(yè)生產(chǎn)。 傳統(tǒng) 的 逐次逼近 ADC 每個(gè)轉(zhuǎn)換周期完 成 1 位 的轉(zhuǎn)換，轉(zhuǎn)換速度 受到限制 ，因此有文獻(xiàn)提出多種方法，嘗試在一個(gè)轉(zhuǎn)換周期完成多 位 的轉(zhuǎn)換。 也有 文獻(xiàn) [33]使用了非二進(jìn)制電容陣列，雖然 每位 需要多個(gè)轉(zhuǎn)換周期才能完成 轉(zhuǎn)換 ，但是通過增加時(shí)鐘頻率，可以使 10 位 的 逐次逼近 ADC 的采樣速率達(dá)到 20 MS/s。文獻(xiàn) [12]在二進(jìn)制加權(quán)電容陣列組成的 逐次逼近 ADC 的基礎(chǔ)上做了一些改變，加入了 采樣 /保持 電路，可以在 電源電壓下達(dá)到 8 位 精度， kS/s下的功耗是 uW，在 1V電源電壓下達(dá)到 9 位 精度， 150 kS/s 下的功耗是 30 uW。考慮到 本文逐次逼近 ADC 低功耗的要求， DAC 選用了電荷定標(biāo)型的結(jié)構(gòu)，如果使用并行二進(jìn)制加權(quán)電容陣列結(jié)構(gòu) DAC，那么 12 位 DAC 需要 4096個(gè)單位電容，為了 減小芯片面積， 降低成本， DAC 改 用了 對(duì)稱的 分段電容陣列結(jié)構(gòu) ，即高 6 位與低 6 位之間由 1 個(gè)單位電容分隔，這種結(jié)構(gòu)只需要 128 個(gè)單位電容即可實(shí)現(xiàn) 12 位 DAC。 LSB 的確定過程見圖 ，等效電路如圖 (b)所示，可見 LSB 電容接 VREF 使 Vx 增加 1/4159 VREF。 比較器+8 C 8 C 8 C 4 C 2 C C 8 C 8 C 8 C 4 C 2 C C CCS0ScSM 1SM 2SM 3SM C 1SM C 2SM C 3SL 1SL 2SL 3SL 4SL 5SL 5SI NVR E FVI NVC M8 C 8 C 8 C 8 CSM C 4SM C 5SM C 6SM C 78 C 8 C 8 C 8 CSL 6SL 6SL 6SL 6B i t 1B i t 2B i t 3B i t 4B i t 5B i t 6B i t 7B i t 8B i t 9B i t 1 2 amp。 圖 是 DAC 高位開關(guān)單元的電路圖，除了電源 VDD 與地 GND 外，該單元的輸入有模擬輸入 VIN、參考電壓 VREF、 SAR 的輸出 DIN、邏輯控制信號(hào)ENABLE，輸出 OUT與電容下極板相連。 電容下極板 DAC 低位電容陣列無需對(duì)模擬輸入采樣，所以 DAC 低位開關(guān)單元沒有模擬輸入 VIN，其他電路與高位開關(guān)單元類似。 圖 DAC 的轉(zhuǎn)換階梯 第 3 章 DAC 的研究與設(shè)計(jì) 22 分段電容 DAC 的版圖設(shè)計(jì) 分段電容 DAC 是逐次逼近 ADC 核心模擬電路之一，版圖設(shè)計(jì)對(duì)它性能的影響較大，主要體現(xiàn)在電容匹配精度與抑制干擾兩個(gè)方面。 由于掩膜板邊緣的蝕刻誤差和工藝中其他因素 的 影響，器件的邊緣很難精確定位，而且直線 邊緣通常是在一定誤差范圍內(nèi)的不規(guī)則形狀，這就給電容的有效面積引入了隨機(jī)誤差，從而使電容值在一定范圍內(nèi)具有不確定性。 C4C2C1 圖 單位電容并聯(lián) 影響電容匹配精度的另外一個(gè)重要因素，是電容兩個(gè)極板之間氧化層的梯度效應(yīng)。 C4C2C1 圖 單位電容共中心對(duì)稱的版圖布局 此外，增加冗余單位電容，使分段電容陣列中的每個(gè)電容周圍的蝕刻環(huán)境相同，也增加了電容的匹配精度。 第 3 章 DAC 的研究與設(shè)計(jì) 25 2 c c10 cc2 c cccc cc cccccccccc cc c333344 4 444 4 45 5 55 55 5 5666666667 7 77 77 7 788 88888899 9999991 01 01 01 01 0 1 01 0 1 0 圖 分段電容 DAC 高 6 位 （ 低 6 位 ） 電容排列 課題分段電容 DAC 使用這種排列方式后，包括冗余電容共有 ，雖然芯片面積 變大了 ，但是電容的匹配精度得到了保證。 第 3 章 DAC 的研究與設(shè)計(jì) 26 高 6 位 電 容 陣 列 低 6 位 電 容 陣 列高 6 位開 關(guān) 單 元低 6 位開 關(guān) 單 元分 段 電 容 D A C保 護(hù) 環(huán) 圖 分段電容 DAC 的版圖布局 此外，分段電容 DAC 的輸出電壓是電荷再分配的結(jié)果， 無 有源器件驅(qū)動(dòng)，是敏感信號(hào)線，因此分段電容 DAC 的輸出線使用了屏蔽，如圖 所示。 運(yùn)放結(jié)構(gòu)比較器可以分辨較小的輸入信號(hào)，但是速度較慢；Latch 比較器的速度較快，但是只能分辨較大的輸