【正文】 我通過(guò)虛心請(qǐng)教導(dǎo)師和熟悉FPGA設(shè)計(jì)的業(yè)內(nèi)人士，最終都一一攻破。但通過(guò)前期的資料收集和書籍的閱讀，讓我從原理上知道了2FSK調(diào)制解調(diào)的具體辦法，不過(guò)這只停留在系統(tǒng)框圖這樣的層面上。圖6－5 頻譜分析儀結(jié)果上圖為使用頻譜分析儀觀測(cè)到的2FKS已調(diào)信號(hào)頻譜。圖6－3為使用邏輯分析儀實(shí)際測(cè)試結(jié)果，輸入共6路。例如：在編寫滑窗計(jì)數(shù)器循環(huán)技術(shù)的代碼時(shí)候，一開始我使用了多個(gè)elsif語(yǔ)句進(jìn)行嵌套，結(jié)果導(dǎo)致計(jì)數(shù)器從一個(gè)時(shí)鐘周期加1變成了每?jī)蓚€(gè)時(shí)鐘周期才加1，后改用獨(dú)立的if語(yǔ)句作為條件判斷后才把問(wèn)題解決了。圖5－6 信號(hào)發(fā)生器波形由上圖可以看出，碼元長(zhǎng)度與載波f2的周期相同，為12ms。圖5－3與圖5－4為解調(diào)器內(nèi)部數(shù)據(jù)，既12路的滑窗判決輸出，用于說(shuō)明解調(diào)器內(nèi)部數(shù)據(jù)的變化情況?？傊@個(gè)過(guò)程讓我體會(huì)到編寫VHDL語(yǔ)句的嚴(yán)謹(jǐn)性和嚴(yán)格的時(shí)序性。程序邏輯為：當(dāng)‘start’為‘1’時(shí)，實(shí)體開始工作。 當(dāng)q大于等于0和小于等于23時(shí)， else date=39。process (q) 此進(jìn)程完成碼元周期為12個(gè)時(shí)鐘周期的‘110’基帶信號(hào)產(chǎn)生begin if clk39。 then 下列操作都在時(shí)鐘上升沿進(jìn)行 if start=39。entity signal1 is signal1是實(shí)體名稱port(clk :in std_logic。輸出端口有2個(gè)，為二分頻信號(hào)clk_out2的輸出端和十二分頻信號(hào)clk_out12輸出端。 end if。139。end process。 改變q1后面的數(shù)字可以改變，載波f1的占空比 elsif q2=11 then f2=39。event and clk=39。 系統(tǒng)時(shí)鐘（輸入） start :in std_logic。最后需將這12路輸出整合為一路輸出，當(dāng)q=1時(shí)，輸出值為y1,當(dāng)q=2時(shí)，輸出值為y2，以此類推。此程序完成FSK信號(hào)的解調(diào)過(guò)程，實(shí)體共有5個(gè)端口，其中輸入端口有3個(gè)，分別為：時(shí)鐘輸入clk、復(fù)位信號(hào)輸入start、已調(diào)信號(hào)輸入x。 當(dāng)q=0時(shí)，將y1輸出至y when 1 = y =y2。 否則為0 elsif q12=11 then m12=0。 輸出電平，m2小于5時(shí)判為‘1’ end if。039。 都將對(duì)判決計(jì)數(shù)器m1至m12加1操作 m2 = m2 +1。039。139。 m11=0。 m3=0。 end if。 其它時(shí)候進(jìn)行＋1計(jì)數(shù) end if。 q12=0。 q4=0。039。139。 滑窗計(jì)數(shù)器q1至q12對(duì)應(yīng)的解調(diào)輸出、y1至y12signal x_dly1,x_dly2: std_logic。 end FSKdemod。entity FSKdemod is FSKdemod是實(shí)體名稱generic 全局常量聲明( PulseNum_TH : integer := 5。此程序完成FSK信號(hào)的調(diào)制過(guò)程，實(shí)體共有6個(gè)端口，其中輸入端口有5個(gè)，分別為：時(shí)鐘輸入clk、復(fù)位信號(hào)輸入start、基帶數(shù)據(jù)信號(hào)輸入x、載波f1輸入和載波f2輸入。039。 then fsk=39。 載波信號(hào)f1（輸入） f2 :in std_logic。圖4－1 調(diào)制解調(diào)系統(tǒng)框圖 、2FSK調(diào)制器設(shè)計(jì)、基于VHDL語(yǔ)言的調(diào)制程序library ieee。其優(yōu)點(diǎn)是抗干擾能力較強(qiáng)，不受信道參數(shù)變化的影響，因此FSK特別適合應(yīng)用于衰落信道；缺點(diǎn)是占用頻帶較寬，頻帶利用率較低。這兩種方法產(chǎn)生的2FSK信號(hào)的差異在于：由調(diào)頻法產(chǎn)生的2FSK信號(hào)在相鄰碼元之間的相位是連續(xù)變化的。、本章小結(jié) 隨著EDA技術(shù)的普及，硬件設(shè)計(jì)開發(fā)變得越來(lái)越方便、快捷。一般情況下，一個(gè)完整的VHDL語(yǔ)言程序至少要包含實(shí)體、結(jié)構(gòu)體和程序包三個(gè)部分。 （3）VHDL 語(yǔ)言具有很強(qiáng)的移植能力 VHDL 語(yǔ)言很強(qiáng)的移植能力主要體現(xiàn)在： 對(duì)于同一個(gè)硬件電路的 VHDL 語(yǔ)言描述，它可以從一個(gè)模擬器移植到另一個(gè)模擬器上、從一個(gè)綜合器移植到另一個(gè)綜合器上或者從一個(gè)工作平臺(tái)移植到另一個(gè)工作平臺(tái)上去執(zhí)行。、VHDL 語(yǔ)言的特點(diǎn)（1）VHDL 語(yǔ)言功能強(qiáng)大，設(shè)計(jì)方式多樣 VHDL 語(yǔ)言具有強(qiáng)大的語(yǔ)言結(jié)構(gòu)，只需采用簡(jiǎn)單明確的VHDL語(yǔ)言程序就可以描述十分復(fù)雜的硬件電路。（4）、模塊化工具 設(shè)計(jì)人員可以從各種設(shè)計(jì)輸入、處理和校驗(yàn)選項(xiàng)中進(jìn)行選擇，從而使Quartus II可以滿足不同用戶的需要，根據(jù)需要，還可以添加新功能。、Quartus II簡(jiǎn)介Quartus II是Altera公司自行設(shè)計(jì)的CAE軟件平臺(tái)，提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的要求，是單片可編程系統(tǒng)（SOPC）設(shè)計(jì)的綜合環(huán)境性環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具，并為Altera DSP開發(fā)包進(jìn)行系統(tǒng)模塊設(shè)計(jì)提供了集成綜合環(huán)境。進(jìn)行邏輯電路設(shè)計(jì)時(shí)，不需考慮特定電路制造工藝的影響，其設(shè)計(jì)覆蓋所有的邏輯電路形式。二進(jìn)制頻移鍵控（2FSK）用靠近在載波的兩個(gè)不同頻率表示兩個(gè)二進(jìn)制數(shù)。載波調(diào)制后稱為已調(diào)信號(hào)，它包含有調(diào)制信號(hào)的全部特征?，F(xiàn)有通信網(wǎng)的主體為傳輸模擬信號(hào)而設(shè)計(jì)的，基帶數(shù)字信號(hào)不能直接進(jìn)入這樣的通信網(wǎng)。而通信作為傳輸信息的手段或方式，與計(jì)算機(jī)技術(shù)相互融合，已成為21世紀(jì)國(guó)際社會(huì)和世界經(jīng)濟(jì)發(fā)展的強(qiáng)大推動(dòng)力。載波調(diào)制，就是用調(diào)制信號(hào)去控制載波參數(shù)的過(guò)程，使載波的某一個(gè)或某幾個(gè)參數(shù)按照調(diào)制信號(hào)的規(guī)律而變化。數(shù)字調(diào)制產(chǎn)生模擬信號(hào)，其載波參量的離散狀態(tài)是與數(shù)字?jǐn)?shù)據(jù)相對(duì)應(yīng)的，這種信號(hào)適宜于在帶通型的模擬信道上傳輸。傳統(tǒng)的FSK調(diào)制解調(diào)器采用“集成電路+連線”的硬件實(shí)現(xiàn)方式進(jìn)行設(shè)計(jì)，集成塊多、連線復(fù)雜且體積較大，特別是相干解調(diào)需要提取載波，設(shè)備相對(duì)比較復(fù)雜，成本高。這種設(shè)計(jì)方法以數(shù)字系統(tǒng)設(shè)計(jì)軟件為工具，將傳統(tǒng)數(shù)字系統(tǒng)設(shè)計(jì)中的搭建調(diào)試用軟件仿真取代，對(duì)計(jì)算機(jī)上建立的系統(tǒng)模型，用測(cè)試碼或測(cè)試序列測(cè)試驗(yàn)證后，將系統(tǒng)實(shí)現(xiàn)在PLD芯片或?qū)Ｓ眉呻娐飞希@樣最大程度地縮短了設(shè)計(jì)和開發(fā)時(shí)間，降低了成本，提高了系統(tǒng)的可靠性。Quartus II的編譯器還提供了強(qiáng)大的邏輯綜合與優(yōu)化功能，使用戶可以容易地把設(shè)計(jì)集成到器件中。VHDL的英文全名是VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于1982年。同時(shí)，VHDL 語(yǔ)言也支持慣性延遲和傳輸延遲，這樣可以準(zhǔn)確地建立硬件電路的模型。在設(shè)計(jì)過(guò)程中，設(shè)計(jì)人員可以建立各種可再次利用的模塊，一個(gè)大規(guī)模的硬件電路的設(shè)計(jì)不可能從門級(jí)電路開始一步步地進(jìn)行設(shè)計(jì)，而是一些模塊的累加。結(jié)構(gòu)體有三種描述方式，分別是行為（BEHAVIOR）描述方式、數(shù)據(jù)流（DATAFLOW）描述方式和結(jié)構(gòu)（STRUCTURE）描述方式?！?”對(duì)應(yīng)于載波頻率，“0”對(duì)應(yīng)載波頻率，但是它們的振幅和初始相位不變化。 （2）、2FSK濾波非相干解調(diào) 輸入的FSK中頻信號(hào)分別經(jīng)過(guò)中心頻為、的帶通濾波器，然后分別經(jīng)過(guò)包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時(shí)抽樣（其中k為整數(shù)），并且將這些值進(jìn)行比較。實(shí)體signal1是一個(gè)信號(hào)發(fā)生器，循環(huán)產(chǎn)生‘110’的數(shù)字信號(hào)。 系統(tǒng)時(shí)鐘（輸入） start :in std_logic。139。039。end if。 IEEE標(biāo)準(zhǔn)庫(kù)程序包 use 。 復(fù)位信號(hào)（輸入） x : in std_logic。 滑窗計(jì)數(shù)器3…… ……signal q12:integer range 0 to CntNum_Bclk。039。 if q= 5 then 當(dāng)q= 5時(shí)，b_clk輸出為‘1’否則為‘0’ b_clk =39。 then q1=0。 q9=0。139。 …… 省略部分與前后相同，既完成滑窗計(jì)數(shù)器q3至q11的分別循環(huán)計(jì)數(shù) if(q=11)then q12 = 0。039。 m8=0。 then 下列操作都在時(shí)鐘上升沿進(jìn)行 x_dly1 = x。且x_dly2 =39。且x_dly2 =39。 if q1=10 then 當(dāng)q1=10時(shí) if m1=PulseNum_TH then y1=39。139。 通過(guò)m12大小，來(lái)判決y12的 else y12=39。event and clk=39。 end if。其解調(diào)原理為通過(guò)統(tǒng)計(jì)12個(gè)時(shí)鐘周期（一個(gè)碼元周期）內(nèi)所收到的已調(diào)信號(hào)上升沿與下降沿的個(gè)數(shù)，然后判決在這段時(shí)間內(nèi)收到的信號(hào)是高頻還是低頻，既收到的是‘1’還是‘0’。 use 。 載波信號(hào)f2的分頻計(jì)數(shù)器，低頻signal q1:integer range 0 to 3。 elsif q2=5 then f2=3