【正文】 t :in std_logic。 IEEE標準庫程序包 use 。 程序邏輯為：當(dāng)‘start’為‘1’時，實體開始工作。 將f2輸出至clk_out12端口end process。end if。 當(dāng)q=1時，f1為低電平，q1清零 else f1=39。q1=q1+1。039。process(clk) 此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f1,為clk的1/2,高頻.beginif clk39。q2=q2+1。039。 elsif q2=5 then f2=39。139。 載波信號f2的分頻計數(shù)器，低頻signal q1:integer range 0 to 3。 復(fù)位信號（輸入） clk_out2 :out std_logic。 use 。使12路解調(diào)信號依次在一個碼元周期內(nèi)輸出，構(gòu)成一個碼元的完整解調(diào)信號。其解調(diào)原理為通過統(tǒng)計12個時鐘周期（一個碼元周期）內(nèi)所收到的已調(diào)信號上升沿與下降沿的個數(shù)，然后判決在這段時間內(nèi)收到的信號是高頻還是低頻，既收到的是‘1’還是‘0’。輸出端口有2個，為解調(diào)信號輸出端y、數(shù)據(jù)時鐘輸出端b_clk。 end if。 當(dāng)q=1時，將y2輸出至y when 2 = y =y3。event and clk=39。 當(dāng)q12 =11時m12計數(shù)器清零end if。 通過m12大小，來判決y12的 else y12=39。 否則為0 elsif q2=11 then m2=0。139。 輸出電平，m1小于5時判為‘1’ end if。 if q1=10 then 當(dāng)q1=10時 if m1=PulseNum_TH then y1=39。 m3 = m3 +1。且x_dly2 =39。 and x_dly2 =39。且x_dly2 =39。 and x_dly2 =39。 then 下列操作都在時鐘上升沿進行 x_dly1 = x。 m12=0。 m8=0。 m4=0。039。end process。 …… 省略部分與前后相同，既完成滑窗計數(shù)器q3至q11的分別循環(huán)計數(shù) if(q=11)then q12 = 0。 if(q=1)then q2=0。139。 當(dāng)start=39。 q9=0。 q5=0。 then q1=0。 end if。 if q= 5 then 當(dāng)q= 5時，b_clk輸出為‘1’否則為‘0’ b_clk =39。時計數(shù)器，q開始計數(shù) elsif q=11 then q=0。039。 信號延時寄存器beginprocess(clk) 此程序完成滑窗控制計數(shù)器0至11的循環(huán)計數(shù)，及數(shù)據(jù)時鐘的輸出beginif clk39。 滑窗計數(shù)器3…… ……signal q12:integer range 0 to CntNum_Bclk。architecture behav of FSKdemod is behav是結(jié)構(gòu)體名signal q :integer range 0 to CntNum_Bclk。 復(fù)位信號（輸入） x : in std_logic。 已調(diào)信號判決值 CntNum_Bclk : integer := 11。 IEEE標準庫程序包 use 。輸出端口只有1個，為已調(diào)信號的輸出端fsk。end if。時，輸出的調(diào)制信號y為f1 else fsk=f2。039。039。139。 載波信號f2（輸入） fsk :out std_logic)。 系統(tǒng)時鐘（輸入） start :in std_logic。 IEEE標準庫use 。實體signal1是一個信號發(fā)生器，循環(huán)產(chǎn)生‘110’的數(shù)字信號。目前，調(diào)頻體制主要應(yīng)用于中、低速數(shù)據(jù)傳輸中。 （2）、2FSK濾波非相干解調(diào) 輸入的FSK中頻信號分別經(jīng)過中心頻為、的帶通濾波器，然后分別經(jīng)過包絡(luò)檢波，包絡(luò)檢波的輸出在t=kTb時抽樣（其中k為整數(shù)），并且將這些值進行比較。而鍵控法產(chǎn)生的2FSK信號，是由電子開關(guān)在兩個獨立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。“1”對應(yīng)于載波頻率，“0”對應(yīng)載波頻率，但是它們的振幅和初始相位不變化。所以了解并掌握EDA技術(shù)的理論和熟練使用相應(yīng)的設(shè)計工具，更顯得必不可少。結(jié)構(gòu)體有三種描述方式，分別是行為（BEHAVIOR）描述方式、數(shù)據(jù)流（DATAFLOW）描述方式和結(jié)構(gòu)（STRUCTURE）描述方式。第一部分是程序包，程序包是用VHDL語言編寫的共享文件，定義在設(shè)計結(jié)構(gòu)體和實體中將用到的常數(shù)、數(shù)據(jù)類型、子程序和設(shè)計好的電路單元等，放在文件目錄為IEEE的程序包庫中。在設(shè)計過程中，設(shè)計人員可以建立各種可再次利用的模塊，一個大規(guī)模的硬件電路的設(shè)計不可能從門級電路開始一步步地進行設(shè)計，而是一些模塊的累加。 （4）VHDL 語言的設(shè)計描述與器件無關(guān) 采用 VHDL 語言描述硬件電路時，設(shè)計人員并不需要首先考慮選擇進行設(shè)計的器件。同時，VHDL 語言也支持慣性延遲和傳輸延遲，這樣可以準確地建立硬件電路的模型。同時，它還具有多層次的電路設(shè)計描述功能。VHDL的英文全名是VeryHighSpeed Integrated Circuit Hardware Description Language,誕生于1982年。、VHDL語言簡介數(shù)字系統(tǒng)的設(shè)計輸入方式有多種，通常是由線信號和表示基本設(shè)計單元的符號連在一起組成線路圖，符號取自器件庫，通過信號（或線條）連接在一起，信號使符號互連，這樣設(shè)計的系統(tǒng)形成的設(shè)計文件是若干張電路元結(jié)構(gòu)圖，在圖中詳細標注了各邏輯單元、器件的名稱和相互間的信號連接關(guān)系。Quartus II的編譯器還提供了強大的邏輯綜合與優(yōu)化功能，使用戶可以容易地把設(shè)計集成到器件中。QuartusII可以在多鐘平臺上運行，其圖形界面豐富，加上完整的、可即時訪問的在線文檔，使設(shè)計人員可以輕松地掌握軟件的使用。這種設(shè)計方法以數(shù)字系統(tǒng)設(shè)計軟件為工具，將傳統(tǒng)數(shù)字系統(tǒng)設(shè)計中的搭建調(diào)試用軟件仿真取代，對計算機上建立的系統(tǒng)模型，用測試碼或測試序列測試驗證后，將系統(tǒng)實現(xiàn)在PLD芯片或?qū)Ｓ眉呻娐飞希@樣最大程度地縮短了設(shè)計和開發(fā)時間，降低了成本，提高了系統(tǒng)的可靠性。從而有效的縮小了系統(tǒng)體積，提高了可靠性，并具有良好的可移植性。傳統(tǒng)的FSK調(diào)制解調(diào)器采用“集成電路+連線”的硬件實現(xiàn)方式進行設(shè)計，集成塊多、連線復(fù)雜且體積較大，特別是相干解調(diào)需要提取載波，設(shè)備相對比較復(fù)雜，成本高。FSK信號有兩種產(chǎn)生方法：載波調(diào)頻法和頻率選擇法。數(shù)字調(diào)制產(chǎn)生模擬信號，其載波參量的離散狀態(tài)是與數(shù)字數(shù)據(jù)相對應(yīng)的，這種信號適宜于在帶通型的模擬信道上傳輸。而解調(diào)（也稱檢波）則是調(diào)制的逆過程，其作用是將已調(diào)信號中的調(diào)制信號恢復(fù)出來。載波調(diào)制，就是用調(diào)制信號去控制載波參數(shù)的過程，使載波的某一個或某幾個參數(shù)按照調(diào)制信號的規(guī)律而變化?；鶐盘栆话愣及蓄l率較低，甚至是直流的分量，很難通過有限尺寸的天線得到有效輻射，因而無法利用無線信道來直接傳播。而通信作為傳輸信息的手段或方式，與計算機技術(shù)相互融合，已成為21世紀國際社會和世界經(jīng)濟發(fā)展的強大推動力。 信息作為一種資源，只有通過廣泛地傳播與交流，才能產(chǎn)生利用價值，促進社會成員之間的合作，推動社會生產(chǎn)力的發(fā)展，創(chuàng)造出巨大的經(jīng)濟效益?，F(xiàn)有通信網(wǎng)的主體為傳輸模擬信號而設(shè)計的，基帶數(shù)字信號不能直接進入這樣的通信網(wǎng)。在無線通信中和其他大多數(shù)場合，調(diào)制一詞均指載波調(diào)制。載波調(diào)制后稱為已調(diào)信號，它包含有調(diào)制信號的全部特征。二進制振幅調(diào)制、頻率調(diào)制和相位調(diào)制分別稱為振幅鍵控（ASK）、頻移鍵控（FSK）、相移鍵控（PSK）。二進制頻移鍵控（2FSK）用靠近在載波的兩個不同頻率表示兩個二進制數(shù)。由于這兩個振蕩器是相互獨立的因此在轉(zhuǎn)換或相反的過程中，不能保證相位的連續(xù)。進行邏輯電路設(shè)計時，不需考慮特定電路制造工藝的影響，其設(shè)計覆蓋所有的邏輯電路形式。應(yīng)用可編程邏輯器件（Programmable Logic Device, PLD）實現(xiàn)數(shù)字系統(tǒng)設(shè)計和單片系統(tǒng)的設(shè)計[2]，是目前利用EDA技術(shù)設(shè)計數(shù)字系統(tǒng)的潮流。、Quartus II簡介Quartus II是Altera公司自行設(shè)計的CAE軟件平臺，提供了完整的多平臺設(shè)計環(huán)境，能滿足各種特定設(shè)計的要求，是單片可編程系統(tǒng)（SOPC）設(shè)計的綜合環(huán)境性環(huán)境和SOPC開發(fā)的基本設(shè)計工具，并為Altera DSP開發(fā)包進行系統(tǒng)模塊設(shè)計提供了集成綜合環(huán)境。（2）、與結(jié)構(gòu)無關(guān)Quartus II系統(tǒng)的核心編譯器支持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、Classic、Stratix II等可編程邏輯器件系列，提供了與結(jié)構(gòu)無關(guān)的可編程邏輯環(huán)境。（4）、模塊化工具 設(shè)計人員可以從各種設(shè)計輸入、處