【正文】 et (rstn)， .Clk_user(clk_ LED))。 d25_ 000_ 000。 wire [25:0] time_ seed。HEX2LED myHLA2(DISPLAY_COUNTER[7:4]，DisplayA2)。// else// flag=039。uartnewIuartnew(.RX(RX)，.senddata(SENDDATA)，.sendenable(TX_ena)，.dout(DOUT)，.dataready(DATAREADY)，.rxd(RXD)，.txd(TXD)，.stdclk(clk)，.rst(RX_reset)，.rst2(TX_reset)，.frame_counter(FRAME_COUNTER[11:0])，.RX_done(RX_done)，.test(CLKLXENABLE)，.total_frame(TOTALFRAME)，.clkl6x (CLK16X))。 b 1。assign LED4=439。 assign E_DATA_ RDY=139。wire MODESEL。wire [7:0] DIN。wire E_DATA_RDY。wire [7:0] DOUT。reg [3:0] Control。output [6:0] Display。input TX_ena。input clk。應(yīng)用舉例:INST PRAM1 ram0 INIT_00 =0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF0123456789ABCDEF。b0), .WEA(we0), .ADDRB(addr_b), .CLKB(clk), .DIB(data_in64[63:56]), .ENB(139。應(yīng)用時可選雙端(Figure1)或單端(Figure2)兩種形式。3. 2. 2. 3 UART通信接口模塊頂層框圖通過上述分析，UART通信接口模塊的頂層框圖如下: 圖38 UART通信接口模塊的頂層框圖 B1ockRAM存儲模塊的實現(xiàn) B1ockRAM存儲器的原理對FPGA內(nèi)部的B1ockRAM區(qū): 存儲區(qū)大小及數(shù)據(jù)寬度可取以上幾種不同組合方式。再判斷其后的停止位，如有錯，則設(shè)置幀錯誤信號framingerrorarxd為串行輸入信號，clkl6x可以根據(jù)實際的波特率由高頻時鐘信號分頻得到。1k16x周期(即串行通信周期)，就將該時刻收到的串行數(shù)據(jù)移入移位寄存器rsr中，當(dāng)8位數(shù)據(jù)(假設(shè)數(shù)據(jù)長度為8位)均移入寄存器后，再將rsr的內(nèi)容移入二級緩沖rbr，設(shè)置數(shù)據(jù)準(zhǔn)備好信號dataready，去控制數(shù)據(jù)的并行輸出。異步串行通信的數(shù)據(jù)傳送格式如下圖: UART通信接口實現(xiàn)原理串口發(fā)送數(shù)據(jù)格式:1位起始位（‘0’），8位數(shù)據(jù)位，1位停止位（‘1’），空閑位（‘1’）。發(fā)送部分則完成信號的并一串轉(zhuǎn)換。圖35單輪子密鑰生成在XC2S100e的實現(xiàn)3. 2. 1. 3 DES加密核心模塊的頂層框圈通過上述分析，DES加密核心模塊的頂層框圖如下: 圖36 DES加密核心模塊的頂層框圖3. 2. 2 UART通信接口模塊的實現(xiàn) RS 232的實現(xiàn)通常采用專用的UART(Universal Asynchronous Receiver and Transmitter)接口芯片或利用單片機(jī)本身所帶有的異步通信功能，但有些情況下也需要利用可編程芯片通過軟件的編制來實現(xiàn)UART的功能。XC2S100的LUT可以配置為16X 1位的ROM，把輸入的6位作為地址，對應(yīng)的地址空間里存放的就是輸出的4位，從而實現(xiàn)了64位的查找表LUT，所需時間只是FPGA中CLB的傳輸時間加上傳輸線上的延時，如圖8。在VHDL或Verilog語言中，可以直接用CASE語句來實現(xiàn)。這些特點為采用FPGA進(jìn)行硬件實現(xiàn)提供了可能性和可行性。本設(shè)計采用時鐘獨立的雙口RAM，實現(xiàn)UART與DES加密核心之間的數(shù)據(jù)緩沖。由于UART傳輸?shù)牡退俾?，無疑成為了整個系統(tǒng)性能的瓶頸，使得加密性能的實際測試無法進(jìn)行。但是考慮到通用性的問題，由于通信鏈路速率的不同，通信接口與DES加密核心之間很難實現(xiàn)數(shù)據(jù)傳輸和加密的同步，因此需要在兩者之間設(shè)計相應(yīng)的機(jī)制?；谛阅芎唾Y源占用的綜合考慮，采取了以資源優(yōu)先方案為基礎(chǔ)的實現(xiàn)形式，通過在輪函數(shù)內(nèi)部設(shè)置3級流水線，提高整體處理的速度性能。這樣，多塊數(shù)據(jù)實現(xiàn)了同時處理，使得加/解密速度可以提高近16倍，確實讓性能有了大幅度的提高，但是由于實驗平臺上搭載的Spartan IIE FPGA總資源為10萬門左右，一味地追求性能無疑是不切實際的。通過多占很大的空間來換得速度上的大幅度提高，然后再在每輪的中間加上寄存器來實現(xiàn)流水線。也可以通過分時復(fù)用，重復(fù)調(diào)用一份輪函數(shù)的硬件拷貝，以時間換空間，從而得到硬件資源占用上的最小化。由于外界通信鏈路的速率不盡相同，如何協(xié)調(diào)加密核心與通信接口之間的數(shù)據(jù)率也是一個值得考慮的問題。在國內(nèi)，Verilog HDL的應(yīng)用群體也在不斷擴(kuò)大，越來越多的人使用該語言進(jìn)行設(shè)計和仿真。 Verilog HDL語言最大的特點就是易學(xué)易用，通過學(xué)習(xí)和使用，可以在最短的時間內(nèi)掌握該語言。開關(guān)級結(jié)構(gòu)模型，例如pmos和nmos等也被內(nèi)置在語言中，用戶可以直接調(diào)用。l 能夠在多個層次上對所設(shè)計的系統(tǒng)加以描述，從開關(guān)級，門級，寄存器級到功能 級和系統(tǒng)級，都可以描述。在這個標(biāo)準(zhǔn)中，加入了 Verilog HDLA標(biāo)準(zhǔn)，使Verilog有了模擬設(shè)計描述的能力。1989年，Cadence公司收購} GDA公司，Verilog HDL語言成為Cadence公司的私有財產(chǎn)。Phil Moorby后來成為VerilogXL的主要設(shè)計者和Cadence公司的第一合伙人。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認(rèn)同的標(biāo)準(zhǔn)硬件描述語言。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)[12]。 6:使用WebPack集成的IMPACT工具進(jìn)行下載芯片。 2) Map一對不同的目標(biāo)器件來計算和分配資源。配合MXE的仿真，ISE WebPack提供T基于GUI的TestBench生成工具，方便直觀的生成用戶想要的測試模塊。 *恒定直流供電，分為5V, 3. 3V, o 實物圖如下: 圖24 EITS2003實驗開發(fā)板2. 2. 2軟件開發(fā)工具ISE WebPack WebPack，加上配合ISE使用的ModelSim Xilinx Edition(MXE)[11]。 *集成Xilinx PBI型并口下載接口，允許PC機(jī)下載配置文件。*八個LED和四個七段數(shù)碼管，可用來顯示FPGA和單片機(jī)的輸出信息。EITS2003實驗平臺在FPGA周圍提供了豐富的資源:有串口，PS/2接口，VGA接口，LED和七段數(shù)碼顯示管，撥碼開關(guān)和按鈕，AT89S52單片機(jī)，SRAM, 12C, A/D, D/A轉(zhuǎn)換，揚(yáng)聲器，電源，時鐘晶振等[10]。PC2如下: 表29 PC2DES算法的原理和整個過程如上所述。表27 PC1C0和D0定義后，再接著定義Cn和Dn如何從Cn1:和Dn1得到，n=1,2, ……,16。第l行第13列的數(shù)是5,那么輸出就0101 選擇函數(shù)S1 ，S2... .， S8分別如下所示。表24選擇函數(shù)S1 假設(shè)S1是如上表定義的選擇函數(shù)，B是輸入的6位數(shù)據(jù)塊，那么S1（B）定義如下:B的第1和6位構(gòu)成0~3的一個數(shù)，設(shè)它為i。加密函數(shù)f的運(yùn)算框圖如圖2所示[7]。在每一輪中，數(shù)列塊的右邊32位數(shù)據(jù)和密鑰(KEY)一起傳送給函數(shù)f，函數(shù)f運(yùn)算的結(jié)果再和數(shù)列塊左邊32位數(shù)據(jù)進(jìn)行異或操作。第二章DES加密算法原理及系統(tǒng)開發(fā)環(huán)境 DES加密算法原理2. 1. 1 DES加密算法原理簡介 DES運(yùn)算的明文(加密前數(shù)據(jù))和加密密鑰都是64位的，將原始數(shù)據(jù)經(jīng)過初始的置換，然后與子密鑰(由加密密鑰產(chǎn)生)經(jīng)過一系列迭代運(yùn)算，最后再經(jīng)過逆置換，即可到密文(加密后數(shù)據(jù))。 第四章對系統(tǒng)進(jìn)行了性能分析并對系統(tǒng)進(jìn)行了功能驗證。 全文共分五章，各章內(nèi)容安排如下: 第一章介紹了DES加密系統(tǒng)的研究背景，現(xiàn)狀，意義及應(yīng)用前景。 : I: 完成了DES加密系統(tǒng)的整體設(shè)計。他們可以實現(xiàn)較大規(guī)模的電路，編程也很靈活，而且有具有設(shè)計開發(fā)周期短，設(shè)計制造成本低，開發(fā)工具先進(jìn)，標(biāo)準(zhǔn)產(chǎn)品無需測試，質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)。其后，出現(xiàn)了一類結(jié)構(gòu)上稍復(fù)雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能。隨著科學(xué)技術(shù)的發(fā)展，晶體管，小規(guī)模集成電路，中規(guī)模集成電路，大規(guī)模集成電路，發(fā)展到超大規(guī)模集成電路以及許多具有特定功能的專用集成電路。并且在應(yīng)用中，人們不斷提出新的方法增強(qiáng)DES算法的加密強(qiáng)度，如3重DES算法、 DES算法在信息安全領(lǐng)域仍有廣泛地應(yīng)用。從技術(shù)角度講，網(wǎng)絡(luò)安全除了依賴安全的網(wǎng)絡(luò)通信協(xié)議及應(yīng)用協(xié)議外，更多地取決于網(wǎng)絡(luò)設(shè)備如交換機(jī)、路由器、網(wǎng)橋等所提供的加/解密功能。)密鑰可以是任意的56為的數(shù)，且可在任意的時候改變。64位一組的明文從算法的一端輸入，64位的密文從另一端輸出。關(guān)鍵字:DES, FPGA, Verilog, UART, B1ockRAM, 數(shù)據(jù)加密ABSTRACT With the development of information technology, the application of puter has e into social any field. Especially in military field, people rely on information more seriously. So information security bees very important. Encryption as a sort of power weapon is widely used in the field of information security. DES (Data Encryption Standard) encryption arithmetic has stood the long test from when it became the encryption standard to now. It is proved by much practice that the security of the DES encryption can satisfy the voluminous need of security. Implementing the DES arithmetic by software will engross much system resource and make the system function decline. But the DES arithmetic has not much and plex mathematics count and only has logic operation and lookuptable operation. So, thinking from the point of system function and speed of encryption and decryption, implementing the DES arithmetic by hardware is an ideal project. With the development of microelectronic technology, the programmable logic device develop from earlier ROM to very popular and extensive applied FPGA(Field Programmable Gate Array) today. The FPGA has the characteristic of flexible system structure and logic unit, high Integration and wide application. Especially, the FPGA can carry out the more largescale circuit, programmed flexibly. When the engineers use the FPGA to design and develop the product, the time is short, the cost is low, the tool is advanced, the standard product don39。整個系統(tǒng)包括DES加密核心模塊，UART通信接口模塊和BLOCKRAM存儲模塊。 FPGA具有體系結(jié)構(gòu)和邏輯單元靈活，集成度高以及實用范圍寬等特點，可以實現(xiàn)較大規(guī)模的電路，編程也很靈活，而且設(shè)計開發(fā)周期短，設(shè)計制造成本低，開發(fā)工具先進(jìn)，標(biāo)準(zhǔn)產(chǎn)品無需測試，質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被