【正文】 在學(xué)習(xí)了EDA技術(shù)一學(xué)期后我們接著跟隨杜老師學(xué)習(xí)了單片機(jī)，在這個(gè)知識(shí)融會(huì)貫通的節(jié)骨眼上開(kāi)展了基于ＦＰＧＡ的課程設(shè)計(jì)無(wú)疑幫助我們更好的理解軟件設(shè)計(jì)的方法，培養(yǎng)了我們獨(dú)立完成一個(gè)項(xiàng)目設(shè)計(jì)的能力，進(jìn)一步加深了對(duì)EDA技術(shù)相關(guān)課程的理解，增強(qiáng)了以后專業(yè)學(xué)習(xí)的興趣，為以后深入學(xué)習(xí)甚至是工作都積累了寶貴的經(jīng)驗(yàn)，感謝杜老師和耿老師給我們提供這次設(shè)計(jì)的機(jī)會(huì)。這次經(jīng)歷更讓我懂得了理論與實(shí)際相結(jié)合是十分重要的，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)，從理論中得出結(jié)論，使理論服務(wù)于實(shí)際，才能真正為社會(huì)服務(wù)。而Ｓ２作為第一搶答者最先搶答，這時(shí)開(kāi)始報(bào)警，數(shù)碼管輸出顯示1，說(shuō)明A最先搶答。END CASE。 STOP=G(0) OR G(1) OR G(2) OR G(3)。139。139。139。139。139。139。STOP=39。 STOP:OUT STD_LOGIC。4 電路程序設(shè)計(jì)及仿真 搶答鎖存模塊設(shè)計(jì)該模塊主要實(shí)現(xiàn)搶答過(guò)程中的搶答功能。本系統(tǒng)應(yīng)具有的功能有：第一搶答信號(hào)的鑒別和鎖存功能，指示燈顯示第一搶答者功能。在各執(zhí)行模塊進(jìn)行定義時(shí)，將要牽扯到的數(shù)據(jù)結(jié)構(gòu)和數(shù)據(jù)類型問(wèn)題也一并規(guī)劃好。要求實(shí)現(xiàn)如下功能：設(shè)計(jì)一個(gè)四路搶答器；在一路成功搶答有效后，其他三路均不能搶答，并且將搶答成功的一路用指示燈顯示出來(lái)。編譯器包括的功能模塊有分析/綜合器（Analysis amp。Quartus II在21世紀(jì)初推出，是Altera前一代FPGA/CPLD集成開(kāi)發(fā)環(huán)境MAX+plus II的更新?lián)Q代產(chǎn)品，其界面友好，使用便捷。此時(shí)應(yīng)該使用FPGA廠商提供的實(shí)現(xiàn)與布局布線工具，根據(jù)所選芯片的型號(hào)，進(jìn)行芯片內(nèi)部功能單元的實(shí)際連接與映射。因此，F(xiàn)PGA的使用非常靈活。 可以說(shuō)，F(xiàn)PGA芯片是小批量系統(tǒng)提高系統(tǒng)集成度、可靠性的最佳選擇之一。從最初的一千多可利用門，發(fā)展到90年代的幾十萬(wàn)個(gè)可利用門，到十一世紀(jì)又陸續(xù)推出了幾千萬(wàn)門的單片F(xiàn)PGA芯片。強(qiáng)大的行為描述能力是避開(kāi)具體的器件結(jié)構(gòu)，從邏輯行為上描述和設(shè)計(jì)大規(guī)模電子系統(tǒng)的重要保證。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。通過(guò)分析多功能搶答器各單元電路之間的關(guān)系及相互影響，從而能正確設(shè)計(jì)、計(jì)算定時(shí)計(jì)數(shù)的各個(gè)單元電路。如果沒(méi)有合適的設(shè)備,有時(shí)難以分清他們的先后，使主持人感到為難。 掌握硬件描述語(yǔ)言語(yǔ)法。同時(shí)，電路也具備自鎖功能，保證能夠?qū)崿F(xiàn)在一路成功搶答有效后，其他三路均不能搶答。此次設(shè)計(jì)有4組搶答輸入，每組設(shè)置一個(gè)搶答按鈕供搶答者使用。要求學(xué)生使用硬件描述語(yǔ)言（Verilog 或者 VHDL）設(shè)計(jì)基于FPGA的電子搶答器的源程序。“在系統(tǒng)可編程”(簡(jiǎn)稱ISP)是指對(duì)器件、電路或整個(gè)電子系統(tǒng)的邏輯功能可隨時(shí)進(jìn)行修改或重構(gòu)的能力,支持ISP技術(shù)的可編程邏輯器件稱為在系統(tǒng)可編程邏輯器件，它不需要專門的編程器，利用計(jì)算機(jī)接口和一根下載電纜就可以對(duì)器件編程了。編程完成后，使用QuartersII工具軟件進(jìn)行編譯仿真驗(yàn)證。1993年，IEEE對(duì)VHDL進(jìn)行了修訂，從更高的抽象層次和系統(tǒng)描述能力上擴(kuò)展VHDL的內(nèi)容，公布了新版本的VHDL，即IEEE標(biāo)準(zhǔn)的10761993版本。 在目前，CPU和可編程邏輯器件已經(jīng)成為數(shù)字系統(tǒng)的硬件基礎(chǔ)，從事數(shù)字系統(tǒng)的設(shè)計(jì)必須掌握可編程邏輯器件的設(shè)計(jì)方法，而VHDL語(yǔ)言作為可編程邏輯器件設(shè)計(jì)時(shí)最重要的輸入方法，為所有可編程邏輯器件廠商所支持。五、VHDL對(duì)設(shè)計(jì)的描述具有相對(duì)獨(dú)立性，設(shè)計(jì)者可以不懂硬件的結(jié)構(gòu)，也不必管理最終設(shè)計(jì)實(shí)現(xiàn)的目標(biāo)器件是什么，而進(jìn)行獨(dú)立的設(shè)計(jì)。 　　3）FPGA內(nèi)部有豐富的觸發(fā)器和I／O引腳。FPGA的編程無(wú)須專用的FPGA編程器，只須用通用的EPROM、PROM編程器即可。這里的功能仿真純粹是模擬性質(zhì)的，不會(huì)設(shè)計(jì)的任何具體器件的硬件特性。而FPGA設(shè)計(jì)流程的其他步驟基本上由相關(guān)工具去完成，因此只要自己設(shè)置好相關(guān)參數(shù)，不要人為干預(yù)太多。同樣，Quartus II具備仿真功能，同時(shí)也支持第三方的仿真工具，如ModelSim。Quartus II編譯設(shè)計(jì)的主控界面顯示了Quartus II自動(dòng)設(shè)計(jì)的各主要處理環(huán)節(jié)和設(shè)計(jì)流程，包括設(shè)計(jì)輸入編輯、設(shè)計(jì)分析與綜合、適配、編程文件匯編（裝配）、時(shí)序參數(shù)提取以及編程下載幾個(gè)步驟。從軟件的功能來(lái)看可分為兩大類：一類是執(zhí)行軟件，它能完成各種實(shí)質(zhì)性的功能，如測(cè)量，計(jì)算，顯示，輸出控制和通信等，另一類是監(jiān)控軟件，它是專門用來(lái)協(xié)調(diào)各執(zhí)行模塊和操作者的關(guān)系，在系統(tǒng)軟件中充當(dāng)組織調(diào)度角色的軟件?！　　　　　　　　　　　　　　　D3 軟件設(shè)計(jì)流程３. 系統(tǒng)原理詳述　　　　　　　　　 圖4 具有完整搶答器功能的結(jié)構(gòu)圖根據(jù)對(duì)系統(tǒng)設(shè)計(jì)要求的分析可知，系統(tǒng)的輸入信號(hào)有：各組的搶答按鈕S0，S1，S2，S3輸入，復(fù)位信號(hào)CLEAR用于控制整個(gè)系統(tǒng)清0，按下該復(fù)位鍵系統(tǒng)清0，抬起該復(fù)位鍵搶答開(kāi)始。輸出端有對(duì)應(yīng)于S0，S1，S2，S3編號(hào)的4個(gè)指示燈LED和4線2進(jìn)制輸出端STATES（用于鎖存當(dāng)前的狀態(tài)），還有一個(gè)STOP端用于指示S0，S1，S2，S3按鈕狀態(tài)。 WARN:IN STD_LOGIC。139。 THEN IF WARN=39。 OR G(2)=39。)AND NOT(G(0)=39。LED(2)=39。 OR G(3)=39。)AND NOT(G(1)=39。LED(3)=39。 WHEN 0100=STATES=0011。輸出端