基于fpga的函數(shù)信號(hào)發(fā)生器設(shè)計(jì)論文-免費(fèi)閱讀
【正文】 END CASE。 q:out std_logic_vector(7 downto 0))。 END IF。 THEN CNT2:=NOT CNT2。039。 BEGIN IF CLK39。分頻器USE 。 end if。 elsif rising_edge(clk) then if up=1 then if t=11111111 then up:=0。entity sanjiaobo isport(reset:in std_logic。 end if。 clk: in std_logic。（4）鋸齒波的設(shè)計(jì)采用0～255循環(huán)加法計(jì)數(shù)器實(shí)現(xiàn)。 elsif count=150 then t=01000100。 elsif rising_edge(clk) then count:=count+1。entity jietibo isport(reset:in std_logic。end one。 elsif rising_edge(clk) then if count=500 then t=00000000。entity fangbo isport(reset:in std_logic。 end process。 when 60 =q=010011011。 when 52 =q=000010010。 when 44 =q=000010010。 when 36 =q=010011110。 when 28 =q=101100010。 when 20 =q=111101110。 when 12 =q=111101110。 when 4 =q=101100010。139。architecture behave of Zhengxianbo issignal q: std_logic_vector(8 downto 0)。EPF10K10LC844管腳圖函數(shù)發(fā)生器的軟件設(shè)計(jì)(1)、正弦波的設(shè)計(jì)FPGA輸出的數(shù)字信號(hào)需要經(jīng)D／A轉(zhuǎn)換器轉(zhuǎn)換成各種波形輸出。而FPGA只是數(shù)字信號(hào)處理器，在模擬信號(hào)轉(zhuǎn)換它是顯得很無助的。（3）利用單片集成芯片的波形發(fā)生器：能產(chǎn)生多種波形，達(dá)到較高的頻率，且易于調(diào)試。相比傳統(tǒng)的電路系統(tǒng)的設(shè)計(jì)方法，VHDL具有多層次描述系統(tǒng)硬件功能的能力，支持自頂向下（Top to Down）和基于庫(kù)（LibraryBased）的設(shè)計(jì)的特點(diǎn)，因此設(shè)計(jì)者可以不必了解硬件結(jié)構(gòu)。而信號(hào)發(fā)生器的主要功能是為各種場(chǎng)合產(chǎn)生所需的信號(hào)波形。從軟件的角度著手，提出一種任意信號(hào)發(fā)生器軟件的設(shè)計(jì)方法，這種軟件可以在各種任意信號(hào)發(fā)生器硬件之間移植重復(fù)利用，所以具有良好的應(yīng)用前景。software design。FPGA是英文Field Programmable Gate Array的縮寫，即現(xiàn)場(chǎng)可編程門陣列，它是在PAL、GAL、EPLD等可編程器件的基礎(chǔ)上進(jìn)一步發(fā)展的產(chǎn)物。現(xiàn)在波形發(fā)生器的實(shí)現(xiàn)方法通常有以下幾種：（1）用分立元件組成的波形發(fā)生器：通常是單一波形發(fā)生器且頻率不高，其工作不很穩(wěn)定，不易調(diào)試。在該方案中通過FPGA控制DAC并直接向DAC發(fā)送數(shù)據(jù)，這樣就提高了所需波形的頻率并繞過了通用存儲(chǔ)器讀取速度慢的特點(diǎn)，再加上外部的開關(guān)按鈕就能夠簡(jiǎn)單控制波形切換與頻率選擇。這些產(chǎn)品可用于組合邏輯、時(shí)序、算法、雙端口RAM、FIFO的設(shè)計(jì)。entity Zhengxianbo isport (clk,reset :in std_logic。tmp:=0。when 1 =q=100011001。when 9 =q=111000101。when 17 =q=111111110。when 25 =q=110100010。when 33 =q=011100111。when 41 =q=000111011。when 49 =q=000000010。when 57 =q=001011110。 end case。use 。begin if reset=39。 end if。use 。begin if reset=39。 elsif count=300 then t=10010000。end if。use 。 then t=00000000。use 。begin if reset=39。 t=00000001。用計(jì)數(shù)值可并行預(yù)置的加法計(jì)數(shù)器設(shè)計(jì)完成，方法是將計(jì)數(shù)溢出位與預(yù)置數(shù)加載輸入信號(hào)相接即可。END ENTITY PULSE。139。 BEGIN IF FULL39。 ELSE FOUT=39。USE 。 鋸齒波遞WHEN 100=q=d4。頂層設(shè)計(jì) 函數(shù)發(fā)生器頂層設(shè)計(jì)MAX+PLUSII仿真結(jié)果（1）、當(dāng)選擇開關(guān)S為001時(shí)輸出方波
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