基于fpga的八位十進(jìn)制數(shù)字頻率計(jì)的設(shè)計(jì)與仿真-課程設(shè)計(jì)任務(wù)書(shū)-免費(fèi)閱讀
【正文】 h86。 //顯示 b 439。h9:seg_r=839。h82。 //顯示 3 439。h1:seg_r=839。b11111101。 339。d1:dig_r=839。 339。 339。b11111101。 339。d1:dig_r=839。 339。 339。 339。d4:dig_r=839。b11111111。d6:disp_dat=d[7:4]。d2:disp_dat=d[23:20]。d7:dig_r=839。b11110111。 339。 339。 339。b11111110。 339。d2:dig_r=839。d7:disp_dat=d[3:0]。d3:disp_dat=d[19:16]。 endcase end if(d1000amp。d5:dig_r=839。b11111111。 endcase case(count) 339。 339。d1000) begin case(count) 339。b11111111。 339。d0:dig_r=839。d4:disp_dat=d[15:12]。d0:disp_dat=d[31:28]。 //選擇第六個(gè)數(shù)碼管顯示 339。d3:dig_r=839。b11111111。 //第五個(gè)數(shù)碼管 339。 //第一個(gè)數(shù)碼管 339。 //定義數(shù)碼管選擇輸出寄存器 reg [3:0] disp_dat。b1。amp。 //10 進(jìn)制計(jì)數(shù)器 input clock。 t10 u3(.clock(clock0),.rst(rst),.cin(cout2),.cout(cout3),.dout(pre_freq[11:8]))。 //鎖存測(cè)量值進(jìn)程 always (posedge clock) begin if(divide_clk) freq_result = pre_freq。 //數(shù)碼管掃描顯示時(shí)鐘 wire cout1,cout2,cout3,cout4,cout5,cout6,cout7。 //被測(cè)信號(hào)輸入 output[7:0] dig。 其次，在連接各個(gè)模塊的時(shí)候一定要注意各個(gè)輸入、輸出引腳的線(xiàn)寬，因?yàn)槊總€(gè)線(xiàn)寬是不一樣的，只要讓各個(gè)線(xiàn)寬互相匹配，才能得出正確的結(jié)果，否則，出現(xiàn)任何一點(diǎn)小的誤差就會(huì)導(dǎo)致整個(gè)文件系統(tǒng)的編譯出現(xiàn)錯(cuò)誤提示，在器件的選擇上也有一定的技巧，只有選擇了合適當(dāng)前電路所適合的器件，編譯才能得到完滿(mǎn)成功。 2) 再次編譯源程序 (見(jiàn)附錄 )。 4) 綜合編譯。 2) 新建源程序文件。 八位十進(jìn)制數(shù)字頻率計(jì) 的基本原理是， 測(cè)頻法和測(cè)周期法。 2. 理解相關(guān)的資料，確定系統(tǒng)功能、性能指標(biāo)，選擇系統(tǒng)組成方案。 3. 選擇系統(tǒng)方案，運(yùn)用 Verilog HDL 編程，采用 QUARTUS Ⅱ 集成開(kāi) 發(fā)環(huán)境進(jìn)行編輯、綜合測(cè)試，并進(jìn)行引腳鎖定。測(cè)頻法是在確定的時(shí)間 Tw 內(nèi)，記錄被測(cè)信號(hào)的周期 Nx,則測(cè)得的頻率為 Fx=Nx/Tw。點(diǎn)擊 File\new\verilog HDL File，點(diǎn)擊 ok。點(diǎn)擊 star pilation 進(jìn)行編譯。 3) 分配管腳 (見(jiàn)附錄 )。 通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合很重要，只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不夠的，只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái)， 從理論中得出結(jié)論，才能真正為社會(huì)服務(wù)，從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力。 //數(shù)碼管選擇輸出引腳 output[7:0] seg。 assign clk_scan = counter[15]。 end //產(chǎn)生計(jì)數(shù)器復(fù)位信號(hào) always (posedge clock) begin if(divide_clk) rst = 139。 t10 u4(.clock(clock0),.rst(rst),.cin(cout3),.cout(cout4),.dout(pre_freq[15:12]))。 //計(jì)數(shù)時(shí)鐘 input cin。 (counter = 439。 end end endmodule module scan_led(clk_1k,d,dig,seg)。 //定義顯示數(shù)據(jù)寄存器 reg [2:0] count。d1:disp_dat=d[27:24]。d5:disp_dat=d[11:8]。 //選擇第一個(gè)數(shù)碼管顯示 339。b11111111。d6:dig_r=839。 339。 339。b11111111。d3:dig_r=839。 339。d0:disp_dat=d[31:28]。d4:disp_dat=d[15:12]。d0:dig_r=839。 339。b11111011。d10000) begin case(count) 339。 339。 endcase case(count) 339。b11111111。d5:dig_r=839。 endcase end if(d10000amp。d3:disp_dat=
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