【正文】 率和相位進行鍵控，便可獲得振幅鍵控（ Amplitude Shift Keying,ASK ）、頻移鍵控（ Frequency Shift Keying,FSK ）和相移鍵控（ Phase Shift Keying,PSK ）三種基本的數(shù)字調(diào)制圖21 三種二進制數(shù)字調(diào)制的波形Figure 21 Binary digital modulation waveforms of three數(shù)字信息有二進制和多進制之分，因此，數(shù)字調(diào)制可分為二進制調(diào)制和多進制調(diào)制。在二進制數(shù)字調(diào)制中，載波的幅度、頻率和相位只有兩種變化狀態(tài)。發(fā)送濾波器用來限制進入信道的信號帶寬，以提高信道的頻率利用率。EDA技術(shù)的出現(xiàn)，極大地提高了電路設(shè)計的效率和可靠性，減輕了設(shè)計者的勞動強度。HDL的使用與普通的高級語言相似，編制的HDL程序也需要首先經(jīng)過編譯器進行語法，語義的檢查，并轉(zhuǎn)換為某種中間數(shù)據(jù)格式。主要用于數(shù)字系統(tǒng)的設(shè)計。實際上，這是利用EDA工具，把邏輯驗證與具體工具庫匹配，把布線及延時計算由計算機自動完成，從而減輕了設(shè)計者的勞動。 VHDL語言VHDL語言是美國國防部于20世紀80年代后期，出于軍事工業(yè)的需要開發(fā)的。VHDL涵蓋面廣，抽象描述能力強，支持硬件的設(shè)計，驗證，綜合與測試。各種硬件描述語言中，VHDL的抽象描述能力最強，因此運用VHDL進行復(fù)雜電路設(shè)計時，往往采用自頂向下結(jié)構(gòu)化的設(shè)計方法。它不僅速度快，集成度高，能夠完成用戶定義的邏輯功能外，還可以加密和重新定義編程，其允許編程次數(shù)可多達上萬次。FPGA和CPLD最明顯的特點是高集成度，高速度和高可靠性。（2）采用鍵控法調(diào)制 數(shù)字基帶信號作為鍵控信號控制與門來完成ASK調(diào)制。為了重點說明ASK信號的解調(diào)的建模與VHDL程序設(shè)計，本節(jié)不對載波信號的提取做研究。分頻器的功能是對時鐘信號進行分頻得到與發(fā)端數(shù)字載波相同的數(shù)字載波信號；寄存器的功能是在時鐘的上升沿到來時把數(shù)字ASK信號存入寄存器XX；（3）計數(shù)器的功能是利用分頻器輸出的載波信號作為計數(shù)器的時鐘信號，在其上升沿到來時，對寄存器中的ASK載波個數(shù)進行計數(shù)，當計數(shù)值m3時，輸出為“1”，否則輸出為“0”；（4）判決器的功能是：以數(shù)字載波作為判決時鐘，對計數(shù)器輸出信號進行抽樣判決，并輸出解調(diào)后的基帶信號。在2ASK中，載波的幅度只有兩種變化狀態(tài)，分別對應(yīng)二進制信息“0”和“1”。說明：圖中沒有包含模擬電路部分，輸出信號為數(shù)字信號。 圖42 Ask調(diào)制的建模方框圖Figure 42 Ask modeling modulation block diagram圖43 Ask調(diào)制電路的VHDL符號Figure 43 Ask VHDL symbol modulation circuit2 ASK調(diào)制的VHDL程序文件名：PL_ASK功能：基于VHDL硬件描述語言，對基帶信號進行ASK振幅調(diào)制library ieee。entity PL_ASK isport(clk :in std_logic。 調(diào)制信號end PL_ASK。event and clk=39。 then q=0。q=0。 end if。 對基帶碼進行調(diào)制end behav。說明：圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號形式。另外，為了模型設(shè)計方便，圖采用外時鐘輸入，控制分頻器，得到數(shù)字載波，并假設(shè)解調(diào)器包括分頻器、計數(shù)器、寄存器和判決器等。圖45 ask解調(diào)方框圖Figure 45 ask demodulator block diagram注：=11時，對計數(shù)器m清零。use 。 同步信號 x :in std_logic。 計數(shù)器signal xx:std_logic。139。 then q=0。end if。039。elsif xx39。 計xx信號的脈沖個數(shù)end if。在2FSK中，載波的頻率隨著二進制基帶信號在兩個頻率不同的載波頻率點變化。（這是一類特殊的FSK，稱為連續(xù)相位FSK（ContinuousPhase FSK,CPFSK）而鍵控法產(chǎn)生的2FSK信號，是由電子開關(guān)在兩個獨立的頻率源之間轉(zhuǎn)換形成，故相鄰碼元之間的相位不一定連續(xù)。圖48中的兩個分頻器分別產(chǎn)生兩路數(shù)字載波信號；二選一選通開關(guān)的作用是：以基帶信號作為控制信號，當基帶信號為“0”，選通載波f1；當基帶信號為“1”時，選通載波f2。use 。 開始調(diào)制信號 x :in std_logic。 載波信號f1的分頻計數(shù)器signal q2:integer range 0 to 3。139。 elsif q1=5 then f1=39。039。q1=q1+1。process(clk) 此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f2beginif clk39。039。q2=q2+1。 改變q2后面的數(shù)字可以改變，載波f2的頻率 else f2=39。end if。139。 then if x=39。 當輸入的基帶信號x=‘1’時，輸出的調(diào)制信號y為f2 end if。2FSK信號的常用解調(diào)方法是采用如圖410非相干解調(diào)（包絡(luò)檢波）和圖411相干解調(diào)。圖410 所示 非相干解調(diào)Figure 410 Noncoherent demodulation抽樣判決器的判決準則為 圖411 相干解調(diào)Figure 411 Demodulation 基于VHDL硬件描述語言的FSK頻率鍵控法解調(diào)程序設(shè)計1 FSK解調(diào)的建模原理FSK解調(diào)方框圖如圖412所示， FSK解調(diào)電路的VHDL建模符號如圖413所示。也就是說FSK解調(diào)器的分頻器輸出為較高的那個載波信號。判決器以f1為時鐘信號，對計數(shù)器輸出信號進行抽樣判決，并輸出基帶信號。use 。 同步信號 x :in std_logic。 分頻計數(shù)器signal xx:std_logic。139。 then q=0。end if。039。elsif xx39。 計xx信號的脈沖個數(shù)end if。在2PSK中，通常用初始相位0和π分別表示二進制“1”和“0”。在相干解調(diào)中，如何得到與接收的2PSK信號同頻同相的相干載波是個關(guān)鍵問題，這一問題可通過同步設(shè)計來解決。 二進制差分相位鍵控（2DPSK）系統(tǒng)由于2PSK信號的載波恢復(fù)過程中存在著180度的相位模糊（phase ambiguity）,即恢復(fù)的本地載波與所需的相干載波可能相同，也可能反相，這種相位關(guān)系的不確定性將會造成解調(diào)出的數(shù)字基帶信號與發(fā)送的數(shù)字基帶信號正好相反，即“1”變?yōu)椤?”，“0”變?yōu)椤?”，判決器輸出數(shù)字信號全部出錯。對于相同的基帶數(shù)字信息序列，由于初始相位不同，2DPSK信號的相位可以不同，即2DPSK信號的相位并不直接代表基帶信號，而前后碼元相對相位的差才惟一決定信息符號。對二進制CPSK，若用相位π代表“0”碼，相位0代表“1”碼，即規(guī)定數(shù)字基帶信號為“ 0”碼時，已調(diào)信號相對于載波的相位為π；數(shù)字基帶信號為“1”碼時，已調(diào)信號相對于載波相位為同相。CPSK調(diào)制有直接調(diào)相法和相位選擇法兩種方法?！?】圖417 相位選擇法電路Figure 417 Circuit phase selection method 相對移相信號（DPSK）是通過碼變換加 CPSK調(diào)制產(chǎn)生，其產(chǎn)生原理如圖418所示。圖419 選擇相位法DPSK信號產(chǎn)生方框圖Figure 419 Select Phase DPSK signal generation block diagram CPSK調(diào)制電路的VHDL建模與程序設(shè)計1 CPSK調(diào)制的VHDL建模 CPSK調(diào)制方框圖如圖420所示，CPSK調(diào)制電路符號如圖421所示。圖420 CPSK調(diào)制方框圖Figure 420 CPSK modulation block diagram圖421 CPSK調(diào)制電路的VHDL建模符號Figure 421 CPSK modulation circuit VHDL model symbols2 CPSK調(diào)制VHDL程序及注釋文件名：PL_CPSK功能：基于VHDL硬件描述語言，對基帶信號進行調(diào)制library ieee。entity PL_CPSK isport(clk :in std_logic。 已調(diào)制輸出信號end PL_CPSK。event and clk=39。 then q=00。039。process(clk,x) 此進程完成對基帶信號x的調(diào)制 beginif clk39。139。 基帶信號x為‘1’時，輸出信號y為f1 else y=f2。end process。說明：圖中沒有包含模擬電路部分，調(diào)制信號為數(shù)字信號形式。use 。 調(diào)制信號 y :out std_logic)。event and clk=39。 then q=0。 then y=39。 end if。end if。圖中的計數(shù)器與圖422中的計數(shù)器相同。use 。 系統(tǒng)時鐘start :in std_logic。architecture behav of PL_DPSK issignal q:integer range 0 to 3。139。 xx=39。y=xx xor x。end if。其解調(diào)原理是：對2DPSK信號進行相干解調(diào)，恢復(fù)相對碼，再經(jīng)碼反變換器變換為絕對碼，從而恢復(fù)出發(fā)送的二進制數(shù)字信息。其基本原理是將接收到的前后碼元所對應(yīng)的調(diào)相波進行相位比較，它是以前一碼元的載波相位作為后一碼元的參考相位，所以稱為相位比較法或稱為差分檢測法。相/絕變換過程都是以計數(shù)器輸出信號為時鐘的控制下完成的。use 。 開始轉(zhuǎn)換信號 x :in std_logic。 分頻signal xx:std_logic。 then if start=39。 elsif q=3 then q=0。 end if。5 總結(jié)從接到設(shè)計開始,歷經(jīng)2個多月的學(xué)習(xí)時間,閱讀了大量關(guān)于頻帶通信實驗設(shè)計和FPGA應(yīng)用的書籍,并結(jié)合實例進行了前期開發(fā),.本系統(tǒng)基于FPGA數(shù)字載波的調(diào)制解調(diào)進行了仿真,把各個功能子模塊進行了有機的結(jié)合,保證了直觀理解、簡易操作,可能設(shè)計還存在不盡如人意的地方。在系統(tǒng)設(shè)計開發(fā)之前,首先利用科學(xué)的軟件設(shè)計思路在頭腦中構(gòu)造了一個頻帶通信實驗系統(tǒng)流程,基本確定了模塊化和數(shù)字載波設(shè)計思想,以及各部分模塊的基本功能設(shè)想,從而使在整個開發(fā)設(shè)計過程中, 使整個系統(tǒng)流程清晰、邏輯合理，為系統(tǒng)的實現(xiàn)創(chuàng)造了良好的條件。當我撰寫完畢業(yè)論文的最后一刻使，涌上心頭的不是長途跋涉后抵達終點的欣喜，而是源自心底的誠摯謝意。=10時，根據(jù)m的大小，進行對輸出基帶信號y的電平的判決。，為載波f2的6個周期。，計數(shù)器m計下xx（寄存x信號）的脈沖數(shù)。源程序:ASK調(diào)制的VHDL程序文件名：PL_ASK功能：基于VHDL硬件描述語言，對基帶信號進行ASK振幅調(diào)制library ieee。entity PL_ASK isport(clk :in std_logic。 調(diào)制信號end PL_ASK。event and clk=39。 then q=0。q=0。 end if。 對基帶碼進行調(diào)制end behav。use 。 調(diào)制信號 y :out std_logic)。 寄存x信號signal m:integer range 0 to 5。 then xx=x。 if語句完成q的循環(huán)計數(shù) elsif q=11 then q=0。end process。 if語句通過對m大小，來判決y輸出的電平 else y=39。event and xx=39。end process。use 。 開始調(diào)制信號 x :in std_logic。 載波信號f1的分頻計數(shù)器signal q2:integer range 0 to 3。139。 elsif q1=5 then f1=39。039。q1=q1+1。process(clk) 此進程通過對系統(tǒng)時鐘clk的分頻，得到載波f2beginif clk39。039。q2=q2+1。 改變q2后面的數(shù)字可以改變，載波f2的頻率 else f2=39。end if。139。 then if x=39。 當輸入的基帶信號x=‘1’時，輸出的調(diào)制信號y為f2 end if。