【導(dǎo)讀】現(xiàn)代通信過(guò)程中的電信號(hào)可以分為兩大類：模擬信號(hào))和數(shù)字信號(hào),以數(shù)字信號(hào)攜帶并傳輸信息的通信方式就是數(shù)字通信。本文主要對(duì)數(shù)字頻帶系統(tǒng)進(jìn)行研究分析。通過(guò)一種設(shè)計(jì)方式，而實(shí)現(xiàn)數(shù)字頻帶信號(hào)的各種波形輸出。Systemview是美國(guó)的Elanix公司推出的基于PC機(jī)windows平臺(tái)的動(dòng)態(tài)系統(tǒng)仿真軟件，它是一個(gè)完整的動(dòng)態(tài)系統(tǒng)設(shè)計(jì)、分析和仿真的可視化開(kāi)發(fā)環(huán)境。Matlab是美國(guó)公司推出的軟件產(chǎn)品，它是一套高性能的數(shù)值計(jì)算和可視化軟件，它集數(shù)值分析、矩陣運(yùn)算、信號(hào)處理和圖形顯示于一體，構(gòu)成了一個(gè)方便的、界面友好的用戶環(huán)境，受到信號(hào)處理、控制系統(tǒng)、通信系統(tǒng)等諸多應(yīng)用學(xué)科的科技工作者的歡迎。傳輸速率更高、容量更大、距離更長(zhǎng)波分復(fù)用技術(shù)已進(jìn)入實(shí)用階段,相對(duì)于光通信、光孤子通信已取得重大進(jìn)展。傳輸復(fù)用采用同步數(shù)字系列,使各國(guó)復(fù)用系列得到了統(tǒng)一,上下電路更為靈活。

　　

【正文】 conversion circuit code modeling notation 相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換程序及注釋文件名：PL_DPSK2功能：基于VHDL硬件描述語(yǔ)言，對(duì)基帶碼進(jìn)行相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換library ieee。use 。use 。use 。entity PL_DPSK2 isport(clk :in std_logic。 系統(tǒng)時(shí)鐘start :in std_logic。 開(kāi)始轉(zhuǎn)換信號(hào) x :in std_logic。 相對(duì)碼輸入信號(hào) y :out std_logic)。 絕對(duì)碼輸出信號(hào)end PL_DPSK2。architecture behav of PL_DPSK2 issignal q:integer range 0 to 3。 分頻signal xx:std_logic。 寄存相對(duì)碼beginprocess(clk,x) 此進(jìn)程完成相對(duì)碼到絕對(duì)碼的轉(zhuǎn)換beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=0 then q=1。 elsif q=3 then q=0。 y=xx xor x。 xx=x。 輸入信號(hào)x與前一輸入信號(hào)xx進(jìn)行異或 else q=q+1。 end if。end if。end process。end behav。5 總結(jié)從接到設(shè)計(jì)開(kāi)始,歷經(jīng)2個(gè)多月的學(xué)習(xí)時(shí)間,閱讀了大量關(guān)于頻帶通信實(shí)驗(yàn)設(shè)計(jì)和FPGA應(yīng)用的書籍,并結(jié)合實(shí)例進(jìn)行了前期開(kāi)發(fā),.本系統(tǒng)基于FPGA數(shù)字載波的調(diào)制解調(diào)進(jìn)行了仿真,把各個(gè)功能子模塊進(jìn)行了有機(jī)的結(jié)合,保證了直觀理解、簡(jiǎn)易操作,可能設(shè)計(jì)還存在不盡如人意的地方。最后，我通過(guò)對(duì)數(shù)字頻帶通信實(shí)驗(yàn)系統(tǒng)的研究，使我對(duì)一個(gè)實(shí)驗(yàn)系統(tǒng)的構(gòu)建有了更深的了解，也對(duì)自己的本專業(yè)知識(shí)有了近一步的了解。此外更重要的是我學(xué)到了兢兢業(yè)業(yè)，奮發(fā)向上的精神，這種精神是我今后人生前進(jìn)道路上的一種力量。這必然對(duì)我將來(lái)從事這門技術(shù)有很大的幫助。在系統(tǒng)設(shè)計(jì)開(kāi)發(fā)之前,首先利用科學(xué)的軟件設(shè)計(jì)思路在頭腦中構(gòu)造了一個(gè)頻帶通信實(shí)驗(yàn)系統(tǒng)流程,基本確定了模塊化和數(shù)字載波設(shè)計(jì)思想,以及各部分模塊的基本功能設(shè)想,從而使在整個(gè)開(kāi)發(fā)設(shè)計(jì)過(guò)程中, 使整個(gè)系統(tǒng)流程清晰、邏輯合理，為系統(tǒng)的實(shí)現(xiàn)創(chuàng)造了良好的條件。作為一個(gè)頻帶通信實(shí)驗(yàn)系統(tǒng),本系統(tǒng)在功能上還不夠完善,模塊設(shè)計(jì)還比較簡(jiǎn)單,但有其的可擴(kuò)充性,在實(shí)際應(yīng)用時(shí),可以根據(jù)需要及時(shí)的優(yōu)化方案填加內(nèi)容,使其功能更加完善,盡量做到盡善盡美!38參考文獻(xiàn)[1] 謝嘉奎. 通信電路. 第四版. 北京：高等教育出版社，2000[2] 南京工學(xué)院無(wú)線電工程系《電子線路》編寫組 .電子線路 .北京：人民教育出版社,1979[3] 董在望, 肖華庭. 通信電路原理. 北京：高等教育出版社，1989[4] 張亞文. 通信原理電路. 第二版. 北京：高等教育出版社，1984[5] 樊昌信等. 通信原理. 第六版. 北京：國(guó)防工業(yè)出版社，2007[6] 武秀玲，沈偉慈. 通信原理電路. 西安：西安電子科技大學(xué)出版社，1995[7] B,H. 班科夫, . 無(wú)線電接收設(shè)備. 陳子敏譯. 北京：高等教育出版社，1988[8] Reinhold Lufwig Pavel Bretcheko. 射頻電路設(shè)計(jì)理論及應(yīng)用（RF Circuit Design Theory and Applications）. 北京：科學(xué)出版社，2002[9] 白居憲. 通信原理電路. 西安：西安交通大學(xué)出版社. 1995[10] 陳邦媛. 射頻通信電路學(xué)習(xí)指導(dǎo). 北京：科學(xué)出版社，2004[11] 邊萌. ，2000年5月[12] 趙晶. 通信原理電路［，2001年2月[13] 曹志剛等．現(xiàn)代通信原理[M]．北京：致 謝本論文是在宮鶴老師的悉心指導(dǎo)和無(wú)微不至的關(guān)心下共同完成。從論文的選題、開(kāi)題、研究?jī)?nèi)容的構(gòu)架、到論文的撰寫和定稿過(guò)程，宮鶴老師都是仔細(xì)審閱和嚴(yán)格把關(guān)，對(duì)我的構(gòu)思以及論文的內(nèi)容不厭其煩的進(jìn)行多次指導(dǎo)和悉心指點(diǎn)，使我在完成論文的同時(shí)也深受啟發(fā)和教育，也使我在研究學(xué)習(xí)期間，不僅學(xué)到了許多科學(xué)研究方法，而且也懂得了很多學(xué)習(xí)和操作的技巧。我慶幸來(lái)到了吉林農(nóng)業(yè)大學(xué)就讀教育本科，慶幸?guī)煆挠趯m鶴老師，導(dǎo)師不但把淵博的知識(shí)傳授給了我，而且通過(guò)言傳身教，用他嚴(yán)謹(jǐn)治學(xué)、實(shí)事求是的科研作風(fēng)潛移默化地影響了大家,高尚的學(xué)術(shù)風(fēng)格、平易近人的工作作風(fēng)將對(duì)我們今后的學(xué)習(xí)和工作上產(chǎn)生深遠(yuǎn)的影響，在此向?qū)煴硎咀钫\(chéng)摯的感謝。當(dāng)我撰寫完畢業(yè)論文的最后一刻使，涌上心頭的不是長(zhǎng)途跋涉后抵達(dá)終點(diǎn)的欣喜，而是源自心底的誠(chéng)摯謝意。再次由衷感謝答辯組的各位老師對(duì)學(xué)生的指導(dǎo)和教誨，我也在努力的積蓄著力量，盡自己的微薄之力回報(bào)母校的培育之情，爭(zhēng)取使自己的人生對(duì)社會(huì)產(chǎn)生些許積極的價(jià)值！附 錄：仿真波形Ask調(diào)制VHDL程序仿真圖及注釋注：。b. 輸出的調(diào)制信號(hào)y滯后于輸入基帶信號(hào)x一個(gè)clk時(shí)間。ASK程序解調(diào)仿真圖及注釋注：=11時(shí)，m清零。=10時(shí)，根據(jù)m的大小，進(jìn)行對(duì)輸出基帶信號(hào)y的電平的判決。，m計(jì)xx（x信號(hào)的寄存器）的脈沖數(shù)。d. 輸出的基帶信號(hào)y滯后輸入的調(diào)制信號(hào)x 10個(gè)clk。FSK 調(diào)制仿真波形及注釋注：a. 載波ff2分別是通過(guò)對(duì)clk的12分頻和2分頻得到的。，為載波f2的6個(gè)周期。，滯后于系統(tǒng)時(shí)鐘2個(gè)clk。FSK解調(diào)仿真波形與注釋注：=11時(shí)，m清零。=10時(shí)，根據(jù)m的大小，進(jìn)行對(duì)輸出基帶信號(hào)y的電平的判決。，計(jì)數(shù)器m計(jì)下xx（寄存x信號(hào)）的脈沖數(shù)。 10個(gè)clk。PKS調(diào)制的仿真波形與注釋注：、f2是通過(guò)系統(tǒng)時(shí)鐘clk 分頻得到的，且滯后系統(tǒng)時(shí)鐘一個(gè)clk。；滯后系統(tǒng)時(shí)鐘兩個(gè)clk。源程序:ASK調(diào)制的VHDL程序文件名：PL_ASK功能：基于VHDL硬件描述語(yǔ)言，對(duì)基帶信號(hào)進(jìn)行ASK振幅調(diào)制library ieee。use 。use 。use 。entity PL_ASK isport(clk :in std_logic。 系統(tǒng)時(shí)鐘start :in std_logic。 開(kāi)始調(diào)制信號(hào)x :in std_logic。 基帶信號(hào)y :out std_logic)。 調(diào)制信號(hào)end PL_ASK。architecture behav of PL_ASK issignal q:integer range 0 to 3。 分頻計(jì)數(shù)器signal f :std_logic。 載波信號(hào)beginif clk39。event and clk=39。139。 then if start=39。039。 then q=0。 elsif q=1 then f=‘1’。q=q+1。 改變q后面數(shù)字的大小，就可以改變載波信號(hào)的占空比 elsif q=3 then f=‘0’。q=0。 改變q后面數(shù)字的大小，就可以 改變載波信號(hào)的頻率 else f=39。039。q=q+1。 end if。end if。end process。y=x and f。 對(duì)基帶碼進(jìn)行調(diào)制end behav。 文件名：PL_ASK2功能：基于VHDL硬件描述語(yǔ)言，對(duì)ASK調(diào)制信號(hào)進(jìn)行解調(diào)library ieee。use 。use 。use 。entity PL_ASK2 isport(clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 同步信號(hào) x :in std_logic。 調(diào)制信號(hào) y :out std_logic)。 基帶信號(hào)end PL_ASK2。architecture behav of PL_ASK2 issignal q:integer range 0 to 11。 計(jì)數(shù)器signal xx:std_logic。 寄存x信號(hào)signal m:integer range 0 to 5。 計(jì)xx的脈沖數(shù)beginprocess(clk) 對(duì)系統(tǒng)時(shí)鐘進(jìn)行q分頻，beginif clk39。event and clk=39。139。 then xx=x。 clk上升沿時(shí)，把x信號(hào)賦給中間信號(hào)xx if start=39。039。 then q=0。 if語(yǔ)句完成q的循環(huán)計(jì)數(shù) elsif q=11 then q=0。 else q=q+1。 end if。end if。end process。process(xx,q) 此進(jìn)程完成ASK解調(diào)begin if q=11 then m=0。 m計(jì)數(shù)器清零elsif q=10 then if m=3 then y=39。039。 if語(yǔ)句通過(guò)對(duì)m大小，來(lái)判決y輸出的電平 else y=39。139。end if。elsif xx39。event and xx=39。139。then m=m+1。 計(jì)xx信號(hào)的脈沖個(gè)數(shù)end if。end process。end behave。文件名：PL_FSK功能：基于VHDL硬件描述語(yǔ)言，對(duì)基帶信號(hào)進(jìn)行FSK調(diào)制library ieee。use 。use 。use 。entity PL_FSK isport(clk :in std_logic。 系統(tǒng)時(shí)鐘start :in std_logic。 開(kāi)始調(diào)制信號(hào) x :in std_logic。 基帶信號(hào) y :out std_logic)。 調(diào)制信號(hào)end PL_FSK。architecture behav of PL_FSK issignal q1:integer range 0 to 11。 載波信號(hào)f1的分頻計(jì)數(shù)器signal q2:integer range 0 to 3。 載波信號(hào)f2的分頻計(jì)數(shù)器signal f1,f2:std_logic。 載波信號(hào)f1，f2beginprocess(clk) 此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f1beginif clk39。event and clk=39。139。 then if start=39。039。 then q1=0。 elsif q1=5 then f1=39。139。q1=q1+1。 改變q1后面的數(shù)字可以改變，載波f1的占空比 elsif q1=11 then f1=39。039。q1=0。 改變q1后面的數(shù)字可以改變，載波f1的頻率 else f1=39。039。q1=q1+1。end if。end if。end process。process(clk) 此進(jìn)程通過(guò)對(duì)系統(tǒng)時(shí)鐘clk的分頻，得到載波f2beginif clk39。event and clk=39。139。 then if start=39。039。 then q2=0。 elsif q2=0 then f2=39。139。q2=q2+1。 改變q2后面的數(shù)字可以改變，載波f2的占空比elsif q2=1 then f2=39。039。q2=0。 改變q2后面的數(shù)字可以改變，載波f2的頻率 else f2=39。039。q2=q2+1。 end if。end if。end process。process(clk,x) 此進(jìn)程完成對(duì)基帶信號(hào)的FSK調(diào)制beginif clk39。event and clk=39。139。 then if clk39。event and clk=39。139。 then if x=39。039。 then y=f1。 當(dāng)輸入的基帶信號(hào)x=‘0’時(shí)，輸出的調(diào)制信號(hào)y為f1 else y=f2。 當(dāng)輸入的基帶信號(hào)x=‘1’時(shí)，輸出的調(diào)制信號(hào)y為f2 end if。end if。end process。end behav