【正文】 ..............................................7 譯碼器（ yimaqi） ..........................................................................................................7 第 4章 模擬仿真 .........................................................................................................................9 年月日模塊仿真 .............................................................................................................9 時分秒模塊仿真 .............................................................................................................9 結(jié)論 ........................................................................................................................................... 10 總結(jié)與體會 ................................................................................................................................ 11 謝辭 ........................................................................................................................................... 12 參考文獻(xiàn) .................................................................................................................................... 13 附錄一 ....................................................................................................................................... 14 附錄二 ....................................................................................................................................... 25 附錄三 ....................................................................................................................................... 30 畢業(yè)設(shè)計 （論文）專用紙 第 頁 I 基于 FPGA的萬年歷電路的設(shè)計 摘要 基于 FPGA的萬年歷設(shè)計，主要完成的任務(wù)是使用 Verilog語言，在 Quartis2上完成電路設(shè)計，程序開發(fā)模擬，基本功能是能夠顯示 /修改年月日時分秒。至于程序編寫，使用 Verilog語言，根據(jù)各個模塊的不用功能和它們之間的控制關(guān)系進(jìn)行編寫。對此，數(shù)字萬年的設(shè)計就有了用武之地。綜上所述本設(shè)計具有設(shè)計方便、功能多樣、電路簡潔、成本低廉等優(yōu)點，符合社會發(fā)展趨勢，前景廣闊。與傳統(tǒng)紙質(zhì)的萬年歷相比 ,數(shù)字萬年歷得到了越來越廣泛的應(yīng)用。由于使用 FPGA設(shè)計、簡便，成本低廉，所以本課程設(shè)計采用基于 FPGA開發(fā)。 而 這些 功能的實現(xiàn) ， 均 是以鐘表 的 數(shù)字化為基礎(chǔ)的。 此次設(shè)計與制做 數(shù)字萬年歷 就是為了了解數(shù)字鐘的原理，從而學(xué)會制作數(shù)字鐘 。由于實現(xiàn)方式的不同，有些 FPGA 只能編程一次，而有些則可以重復(fù)進(jìn)行多次編寫。 畢業(yè)設(shè)計（論文）專用紙 第 頁 3 第 2章 設(shè)計原理 組成模塊 萬年年來設(shè)計要完成的基本 功能是顯示年月日時分秒以及時間修改功能，對此需要把系統(tǒng)分為以下幾個模塊：分頻模塊（ fenpin）、控制模塊（ contr）、時間顯示調(diào)整模塊（ mux_4）、時分秒模塊（ timeve）、年月日模塊（ nyr2021）、顯示控制模塊（ mux_16）、譯碼器模塊（ yimaqi）。設(shè)計思路：在沒有按下外部控制按鍵時，每 8秒輪流控制年月日和時分秒模塊，就是說在前 8秒內(nèi)令 rc為 0，下一個 8秒內(nèi)令其為 1，然后輪流交換。 [為了節(jié)省數(shù)碼管，該設(shè)計把年月 畢業(yè)設(shè)計（論文）專用紙 第 頁 6 日和時分秒的顯示分開 ]，當(dāng)該模塊接受到低電平時顯示當(dāng)前的時分秒，當(dāng)接受到的是高電平時則顯示年月日。當(dāng)秒信號計數(shù)小于 59時，如果十位 qmh==5，個位 qml9則十位不變，個位每秒加 1， carry1=0；如果 qmh5而 qml==9,則令 qmh=qmh+1,qml=0,carry1=0；如果 qmh5且 qml9，則 qmh=qmh， qml=qml+1,carry1=0。當(dāng)分信號計數(shù)到 59時，則令 {qfh,qfl}=8’ h00，carry1=1。 時（ hour）：時信號 qs[7:0]，低四位 qsl[3:0]，高四位 qsh[7:0]，時進(jìn)位信號 cout。 qsl=3)，則 {}=8’ h00， carry1=1；如果 qsh=2， qsl3，則 qsh=qsh， qsl=qsl+1， carry1=0；如果 qsh2， qsl=9，則 qsh=qsh+1， qsl=0， carry1=0；如果 qsh2， qsl9則 qsh=qsh， qsl=qsl+1，carry1=0。給一個月計數(shù) qy，由月計數(shù)的不同給 畢業(yè)設(shè)計（論文）專用紙 第 頁 7 予 date不同取值。 . 月計數(shù)和年計數(shù)大致計算方法和日的差不多，只不過月計數(shù)的時鐘脈沖來自日計數(shù)的進(jìn)位信號，而年計數(shù)的脈沖來自于月計數(shù)的進(jìn)位信號。設(shè)計思路：根據(jù)控制模塊（ contr）的輸出k的高低電平?jīng)Q定。譯碼器有多個輸入端和多個輸出端。秒計數(shù)最大到 59時分計數(shù)加 1，分也是到 59時計數(shù)加 1。 本文是一篇基于 FPGA的數(shù)字萬年歷的論文，在設(shè)計過程中我通過在網(wǎng)上和圖書館查閱資料，收集了大量相關(guān)方面的資料，通過對這些資料的學(xué)習(xí)，我了解了 FPGA的相關(guān)知識并認(rèn)真復(fù)習(xí)了 Verilog語言。 通過對本課題的研究我有以下幾個方面的收獲： （ 1）學(xué)習(xí)與掌握了 FPGA的基本原理及其各種應(yīng)用，對它的軟件設(shè)計方法有較深入的認(rèn)識。通過對這些問題的解決處理，我感覺到不僅所學(xué)知識有了較全面的了解，同時也是對我自身的一個進(jìn)步。我相信在以后的人生道路上，我將不會迷茫，因為我知道我不能解決的問題不一定是不能解決的問題，這一點我堅信。 畢業(yè)設(shè)計（論文）專用紙 第 頁 12 謝辭 該畢業(yè)設(shè)計在一定程度上代表了我大學(xué)四年所學(xué)，也是我大學(xué)生活的一個結(jié)束，為此我想在這里感謝學(xué)院為我?guī)淼囊磺?，沒有學(xué)院為我提供的這個平臺，我想將會很難順利地完成大學(xué)四年的學(xué)習(xí)和本次畢業(yè)設(shè)計。 所以我要感謝 x老師。 The second type is longterm resources to plete chip speed signals between somebody and 2 of the clock signal wiring。s chip integrated, Lattice pany39。s walk line, redundancy planning, heat dissipation problems and signal integrity. The FPGA tools may can provide help in these fields, and help you to solve these problems, so you must ensure that understanding your toolkit function. You consult a layout experts the later time, the more you . Based on the design of three main consumption CMOS power: internal (to short circuit), leakage (static) and switch (capacitors). When a gate transient, VDD and ground connection between internal power consumption shortcircuit. Leakage power is widespread CMOS process caused by the parasitic effect. And switch power consumption is load capacitance, discharge from the cause. Switch power consumption and short circuit power consumption together called dynamic power consumption. Underneath introduction reduce static power consumption and dynamic power design techniques. The FPGA and CPLD, the identification and classification: The FPGA and CPLD, the identification and classification is mainly according to its structure characteristics and working principle. Usually the classification method is: 畢業(yè)設(shè)計（論文）專用紙 第 頁 21 will form a structure to product the device called CPLD logical behavior, such as the Lattice of ispLSI series, Xilinx XC9500 series, Altera MAX7000S series and the Lattice (former Vantis) Mach series, etc. Will with querying method structure form logic behavior, such as Xilinx FPGA device called the SPARTAN series, Altera FLEX10K or the ACEX1K series, etc. Although the FPGA and CPLD are programmable ASIC devices, there are many mon features, but because CPLD and FPGA structural differences have respective characteristics: (1) more suitable for pleting various algorithm CPLD device logic, and the bination of FP GA is more suitable for plete temporal logic. In other words, the FPGA is more suitable for flipflop, and lots of structure is more suitable for CPLD limited and a rich trigger the structure of the product. 2 continuous type wiring structure of CPLD determines its temporal delay is uniform and predictable, and FPGA segmented wiring structure of decide their delayed unpredictability. (3) than CPLD in programming FPGA even greater flexibility. CPLD by modifying with fixed logic func