數(shù)字邏輯實(shí)驗(yàn)指導(dǎo)書-預(yù)覽頁
【正文】 ct。7） 點(diǎn)擊NEXT進(jìn)入EDA工具設(shè)置對(duì)話框，如下圖所示，在這里我們將仿真工具設(shè)置為ModelSimAltera，即選擇SimulationModelSimAlteraVHDL。有了以上基本認(rèn)識(shí)，下面我們就來實(shí)現(xiàn)本實(shí)驗(yàn)指導(dǎo)書的第一個(gè)實(shí)驗(yàn)38譯碼器。ENTITY decoder38 IS PORT (a : IN std_logic_vector(2 DOWNTO 0)。 WHEN 001 = y = 00000010。 WHEN 101 = y = 00100000。 END CASE。4） 語法分析無誤后，選擇Processing/Start/Start Analysis amp。點(diǎn)擊上方工具條中的Pin Planner圖標(biāo)，或者選擇菜單欄中的AssignmentsPin Planner。該文件的生成需要在工程中設(shè)定后才可由Quartus Prime軟件自動(dòng)產(chǎn)生。8） 如果將文件下載到本地開發(fā)板，則點(diǎn)擊菜單欄中ToolsProgrammer或者圖標(biāo)欄的Programmer，進(jìn)入硬件編程管理界面。五、實(shí)驗(yàn)報(bào)告進(jìn)一步熟悉和理解Quartus Prime軟件的使用方法和工程實(shí)現(xiàn)的流程。 進(jìn)一步掌握實(shí)驗(yàn)系統(tǒng)的使用。通過選擇信號(hào)sel[1..0]實(shí)現(xiàn)數(shù)據(jù)輸出通路dataout在不同的數(shù)據(jù)輸入通路datain0—datain3之間切換，并觀察輸出信號(hào)隨輸入信號(hào)的變化而變化。 編寫完VHDL程序后，保存。觀察實(shí)驗(yàn)結(jié)果是否與自己的編程思想一致。 實(shí)驗(yàn)三 異步清零和同步使能加法計(jì)數(shù)器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?了解二進(jìn)制計(jì)數(shù)器的工作原理。在計(jì)數(shù)過程中檢測(cè)異步復(fù)位信號(hào)是否有效（低電平有效），當(dāng)復(fù)位信號(hào)起作用時(shí)，計(jì)數(shù)值立即清零，繼續(xù)進(jìn)行檢測(cè)和計(jì)數(shù)。 將實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來。 學(xué)習(xí)數(shù)碼管掃描顯示的原理。由于七段數(shù)碼管公共端連接到GND（共陰極型），當(dāng)數(shù)碼管的中的那一個(gè)段被輸入高電平，則相應(yīng)的這一段被點(diǎn)亮。同一時(shí)刻只有一位數(shù)碼管被選中并點(diǎn)亮，下一時(shí)刻則切換到相鄰位數(shù)碼管，但因?yàn)榍袚Q速度很快，在視覺暫留效應(yīng)的幫助下，我們看到的就是8位數(shù)碼管被整體點(diǎn)亮。信號(hào)名稱FPGA I/O名稱功能說明clkPin_E1系統(tǒng)時(shí)鐘rst_nPin_C2系統(tǒng)復(fù)位seg_aPin_A3段選信號(hào)seg_bPin_B4seg_cPin_A4seg_dPin_B5seg_ePin_A5seg_fPin_C6seg_gPin_B6seg_dpPin_A6del[0]Pin_B7位選信號(hào)del[1]Pin_A7del[2]Pin_C8del[3]Pin_B8del[4]Pin_A8del[5]Pin_C9del[6]Pin_B9del[7]Pin_A9data[0]Pin_P9四位二進(jìn)制數(shù)值data[1]Pin_R9data[2]Pin_T9data[3]Pin_N8四、 實(shí)驗(yàn)報(bào)告 繪出仿真波形，并作說明。 了解和掌握分頻電路實(shí)現(xiàn)的方法。三、 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)要求完成的任務(wù)是對(duì)時(shí)鐘信號(hào)完成偶數(shù)分頻和奇數(shù)分頻，并通過設(shè)置不同的分頻參數(shù)，輸出不同頻率的時(shí)鐘信號(hào)，同時(shí)仿真查看實(shí)驗(yàn)效果。再用一個(gè)塊生成語句將兩種情況結(jié)合，則可以得到一個(gè)任意整數(shù)分頻模塊。 實(shí)驗(yàn)六 加減法運(yùn)算器設(shè)計(jì)一、 實(shí)驗(yàn)?zāi)康?． 加深對(duì)二進(jìn)制加減法的認(rèn)識(shí)。同時(shí)對(duì)結(jié)果的5位二進(jìn)制數(shù)轉(zhuǎn)換為相應(yīng)BCD碼以適應(yīng)人們十進(jìn)制計(jì)數(shù)的習(xí)慣。4． 將處理后的運(yùn)算數(shù)再左移1位，同時(shí)低位補(bǔ)零。以轉(zhuǎn)換二進(jìn)制數(shù)5’b11101為例，其所對(duì)應(yīng)的十進(jìn)制數(shù)為’d29，那么它所對(duì)應(yīng)的BCD碼為0010_1001。 設(shè)計(jì)實(shí)驗(yàn)實(shí)現(xiàn)BCD碼轉(zhuǎn)換為二進(jìn)制數(shù)。二、 實(shí)驗(yàn)原理本實(shí)驗(yàn)要實(shí)現(xiàn)的狀態(tài)機(jī)的狀態(tài)轉(zhuǎn)移圖如下所示：其中狀態(tài)為S0到S3，根據(jù)輸入信號(hào)in0到in3不同的值在各個(gè)狀態(tài)之間切換，同時(shí)輸出相應(yīng)的數(shù)值。在邏輯設(shè)計(jì)中，使用狀態(tài)劃分邏輯順序和時(shí)序規(guī)律。l 輸入：指狀態(tài)機(jī)中進(jìn)入每個(gè)狀態(tài)的條件，有的狀態(tài)機(jī)沒有輸入條件，其中的狀態(tài)轉(zhuǎn)移較為簡(jiǎn)單，有的狀態(tài)機(jī)有輸入條件，當(dāng)某個(gè)輸入條件存在時(shí)才能轉(zhuǎn)移到相應(yīng)的狀態(tài)。他們的區(qū)別可以見下圖：本實(shí)驗(yàn)的狀態(tài)機(jī)的輸出僅取決于當(dāng)前狀態(tài)，那么這顯然是一個(gè)摩爾型狀態(tài)機(jī)。其電路結(jié)構(gòu)可以由下圖表示：l 三段式狀態(tài)機(jī)：一個(gè) always模塊采用同步時(shí)序描述狀態(tài)轉(zhuǎn)移；第二個(gè)采用組合邏輯判斷狀態(tài)轉(zhuǎn)移條件，描述狀態(tài)轉(zhuǎn)移規(guī)律；第三個(gè) always 模塊使用同步時(shí)序電路描述每個(gè)狀態(tài)的輸出。兩段式之所以比一段式編碼合理，就在于兩段式編碼將同步時(shí)序和組合邏輯分別放到不同的 always 程序塊中實(shí)現(xiàn)。但是這種組合邏輯仍然有產(chǎn)生毛刺的可能性，而且不利于約束，不利于綜合器和布局布線器實(shí)現(xiàn)高性能的設(shè)計(jì)。三、 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)的任務(wù)是實(shí)現(xiàn)一個(gè)簡(jiǎn)單的4狀態(tài)狀態(tài)機(jī)，根據(jù)輸入信號(hào)in0—in3的不同值在各個(gè)狀態(tài)之間切換，同時(shí)輸出相應(yīng)的數(shù)值。3． 實(shí)驗(yàn)原理、設(shè)計(jì)過程、編譯仿真波形和分析結(jié)果、硬件測(cè)試結(jié)果記錄下來。七人表決器顧名思義就是由七個(gè)人來投票，當(dāng)同意的票數(shù)大于或者等于4時(shí)，則認(rèn)為同意；反之，當(dāng)否決的票數(shù)大于或者等于4時(shí)，則認(rèn)為不同意。三、 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)實(shí)現(xiàn)一個(gè)簡(jiǎn)單的七人表決器的功能。試在此實(shí)驗(yàn)的基礎(chǔ)上增加一個(gè)表決的時(shí)間，只的在這一時(shí)間內(nèi)的表決結(jié)果有效。掌握EDA開發(fā)的基本流程。三、 實(shí)驗(yàn)內(nèi)容本實(shí)驗(yàn)的任務(wù)是設(shè)計(jì)一個(gè)四人搶答器，具體要求為：按下開始按鍵一次，允許一次搶答，這時(shí)4個(gè)搶答信號(hào)中第一個(gè)按下的按鍵將搶答允許信號(hào)清除，同時(shí)點(diǎn)亮對(duì)應(yīng)指示燈，用來表示對(duì)應(yīng)的按鍵搶答成功，此時(shí)其他按鍵再按下均無效。 學(xué)會(huì)用示波器觀察FPGA產(chǎn)生的信號(hào)。通過改變計(jì)數(shù)器的上限值來達(dá)到改變周期的目的，通過改變電平翻轉(zhuǎn)的閾值來達(dá)到改變占空比的目的。具體的實(shí)驗(yàn)過程中，時(shí)鐘信號(hào)選用時(shí)鐘模塊產(chǎn)生的1kHz時(shí)鐘，然后再用add和sub信號(hào)來控制脈沖波的周期與占空比。40
環(huán)評(píng)公示相關(guān)推薦
鄂ICP備17016276號(hào)-1