【正文】 發(fā)展可以隨時(shí)更換主流的控制芯片，可完美實(shí)現(xiàn)各種電子系統(tǒng)板級(jí)創(chuàng)新設(shè)計(jì)構(gòu)想，拓寬嵌入式軟硬件設(shè)計(jì)視野，訓(xùn)練出一流的高科技人才。 1）本研究中心一直致力于技術(shù)創(chuàng)新，不遺余力地支持企事業(yè)單位以及高校教育事業(yè)的發(fā)展并推進(jìn)其科研機(jī)構(gòu)研發(fā)能力的提升。本實(shí)驗(yàn)系統(tǒng)實(shí)驗(yàn)平臺(tái)功能強(qiáng)大，硬件接口豐富，平臺(tái)嵌入式軟件除支持 C、C++ 語(yǔ)言開(kāi)發(fā)之外，還支持 uC/OS II、uClinux 嵌入式操作系統(tǒng)。根據(jù)實(shí)驗(yàn)研發(fā)需求，可實(shí)現(xiàn)基于 ALTERA、XILINX、ACTEL、Lattice 等廠家的軟核/硬核處理器相結(jié)合的嵌入式系統(tǒng)設(shè)計(jì)。平臺(tái)優(yōu)異的綜合性設(shè)計(jì)大大提高了開(kāi)發(fā)平臺(tái)的利用率，是 SOPC、EDA、SOC 、單片機(jī)相互結(jié)合的實(shí)驗(yàn)教學(xué)、電子系統(tǒng)設(shè)計(jì)創(chuàng)新實(shí)驗(yàn)室、嵌入式系統(tǒng)實(shí)驗(yàn)室、科研開(kāi)發(fā)最理想的選擇，同時(shí)也是各高等院校參加電子設(shè)計(jì)大賽最理想的創(chuàng)新開(kāi)發(fā)訓(xùn)練平臺(tái)。 核心板與主控制板實(shí)驗(yàn)箱平臺(tái)配套開(kāi)發(fā)使用，除了提供更為豐富的硬件平臺(tái)接口資源以外，還為用戶提供可擴(kuò)展的自由定制的特色模塊，靈活性強(qiáng)，可實(shí)現(xiàn)更多、更強(qiáng)、更有創(chuàng)意的綜合系統(tǒng)功能。 AD 轉(zhuǎn)換模塊 TNKinIU+模塊說(shuō)明：此模塊設(shè)計(jì)了兩種 AD 轉(zhuǎn)換器件。AD7920 是 12 位高速串行 AD，時(shí)鐘輸入信號(hào) 0—3M，電壓輸入為 0— 范圍內(nèi)直流電壓。 VGA 接口模塊 sync模塊說(shuō)明： 上電時(shí) CPLD 內(nèi)部邏輯會(huì)自動(dòng)加載存儲(chǔ)器信息控制 VGA 顯示時(shí)序和圖像，實(shí)驗(yàn)者，只需要由 FPGA 通過(guò)數(shù)據(jù)線和地址線對(duì)存儲(chǔ)器單元進(jìn)行操作。 開(kāi)關(guān)量輸入輸出模塊 模塊說(shuō)明： S1—s8 是帶自鎖的單刀單執(zhí)撥碼開(kāi)關(guān)，在開(kāi)關(guān)未撥動(dòng)時(shí)是低電平，撥動(dòng)時(shí) J1 為高電平并且保持高電平不變，只有回?fù)荛_(kāi)關(guān)時(shí) J1 才恢復(fù)低電平輸入。 1LED 燈指示模塊 模塊說(shuō)明：該模塊有 8 個(gè) LED 指示燈，在使用時(shí)候只需要用排線連接 JP5 和 FPGA 連接，F(xiàn)PGA 輸出低電平時(shí)指示燈亮。/********************************************************************第二章 Quartus II 和 Nios II 軟件的使用方法一、Quartus II 軟件的使用方法創(chuàng)建工程 運(yùn)行 quartus II 軟件，如下圖： 建立工程，F(xiàn)ile New Project Wizad，既彈出“ 工程設(shè)置”對(duì)話框，如下圖：?jiǎn)螕舸藢?duì)話框最上一欄右側(cè)的“...”按鈕，在 d 盤(pán)中建一個(gè)工程文件夾，取名為 test。建立頂層圖。（3）連線。在建立工程時(shí)我們選定了芯片型號(hào)，也可以在這一步設(shè)定，在菜單Assignments Device，彈出對(duì)話框，如下圖：（5）編譯。設(shè)置仿真時(shí)間區(qū)域。（2）波形文件存盤(pán)。在彈出的界面中選擇 Node Finde，在 Filter 框中選擇 Pins : all，然后單擊 List 按鈕。單擊圖示的輸入信號(hào) a，使之變成藍(lán)色條，在單擊左列的時(shí)鐘設(shè)置鍵，設(shè)置 a 的 Period 為 20ns。選中 文件，點(diǎn)擊 file creat/update creat symbol files for current file。然后手動(dòng)撥動(dòng)開(kāi)關(guān)就可以觀察半加器兩位相加的效果。首先是從左邊欄中選擇加入 CPU 核 Nios II Processor。更改組件名稱(chēng)的方法是選中“CPU”。在組件選擇欄中選擇 “peripherals” 一“Microcontroller Peripherals”一Interval Timer”加入 SOPC 系統(tǒng)的內(nèi)部定時(shí)器。在這里，一般需要加入用于 CPU 的輸入輸出 I/O 口 PIO。點(diǎn)擊“Next，如圖 所示，需要設(shè)定輸入 I/O 的中斷屬性。在組件選擇欄中選擇“MemorySDRAM 如圖 。圖 圖 6）加入 Avalon 三態(tài)總線橋。Flash、自定制組件相接都需要 Avalon 三態(tài)總線橋。在彈出的參數(shù)設(shè)置窗中， “Attributes欄中首先選擇地址線寬度Address+width 為 23，和數(shù)據(jù)線寬度 Data width 為 8。點(diǎn)擊 “Finish”完成加入。9）加入 EPCS Serial Flash Controller 組件。 1）地址自動(dòng)分配設(shè)置。選擇 ext flash 作為復(fù)位程序區(qū)域:ResetAddress。將最終生成 NiosII 系統(tǒng)的 VHDL 文件，以及對(duì)應(yīng)的硬件仿真文件。 1）加入原理圖模塊。以上的所有準(zhǔn)備工作完成后，就可以進(jìn)行全程編譯了，即進(jìn)行分析、 、適配和輸出文件裝配，并對(duì)結(jié)果進(jìn)行時(shí)序分析，給出編譯報(bào)告。如果是首次安裝并使用該軟件，要作下載接口模式選擇 :點(diǎn)擊圖 212 左側(cè)的 Hardare Setup 按紐，將彈出圖 所示窗口。點(diǎn)擊 Start 按鈕，下載該文件。如果此前已經(jīng)有了自己的軟件實(shí)例工程庫(kù)文件夾，現(xiàn)在還想使用，則必須瀏覽到對(duì)于路徑文件夾。進(jìn)入的 Nios II IDE 環(huán)境窗口的左欄是各工程的工程名和相關(guān)的應(yīng)用文件名，中問(wèn)是選中的某一文件的內(nèi)容，及其編輯環(huán)境。然后選擇 Hello led 為例，點(diǎn)擊 next?finish 完成工程建立如圖 所示。第二個(gè)選項(xiàng)功能是編譯并在虛擬的 NiosII 中運(yùn)行程序 。 掌握組合邏輯電路的靜態(tài)測(cè)試方法。一位半加器有兩個(gè)輸入 a、b。按 Next 按鈕，出現(xiàn)添加工程文件的對(duì)話框，如圖 ：加數(shù) a加數(shù) b和 s進(jìn)位 Co圖 添加已編輯的文件這里無(wú)有文件，我們跳過(guò)此步，直接按 next 進(jìn)行下一步，如圖 所示選擇 FPGA/CPLD 器件的型號(hào)，本試驗(yàn)箱選用 Altera 公司的 Cyclone II 系列 FPGA 芯片 EP2C20Q240C8。（1）執(zhí)行 File New，彈出新建文件對(duì)話框，如下圖 ：圖 建立頂層原理圖文件 選擇“Block Diagram Schematic File”按 OK 即建立一個(gè)空的頂層圖，缺省名為“”，我們把它另存為（File Save as）,接受默認(rèn)的文件名，并將“Create new project based on this file”選項(xiàng)選上，以使該文件添加到工程中去(如圖 所示) 。圖 3. 保存原理圖文件圖 添加 Symbol 符號(hào)（3）連線。在建立工程時(shí)我們選定的芯片型號(hào)，也可以在這一步設(shè)定，在菜單 AssignmentsDevice，如果參數(shù)已設(shè)置好，這里一般可以不做任何修改。圖 主工具欄常用按鈕圖 全編譯成功 仿真對(duì)工程編譯通過(guò)后，應(yīng)該對(duì)其功能和時(shí)序性質(zhì)進(jìn)行仿真測(cè)試，以了解設(shè)計(jì)結(jié)果是否滿足原設(shè)計(jì)要求。對(duì)于時(shí)序仿真來(lái)說(shuō)，將仿真時(shí)間軸設(shè)置在一個(gè)合理的時(shí)間區(qū)域上十分重要。選擇 File 中的 Save As 項(xiàng)，將以默認(rèn)名的波形文件存入文件夾中。于是在下方的 Nodes Found 窗口中出現(xiàn)設(shè)計(jì)中的工程的所有端口引腳名。圖 添加輸入激勵(lì)信號(hào)半編譯成功后進(jìn)行功能仿真功能仿真選擇 processing simulator tool，出現(xiàn)以下對(duì)話框圖 ：圖 功能仿真在 simulation mode 選項(xiàng)里，選擇 functional，點(diǎn)擊 generate functional simulation ist。圖 下載到 CPLD連線 按照分配管腳的順序使用排線將 PIN69，PIN70 分別接入撥碼開(kāi)關(guān) SW1 和 SW2；PIN99，PIN100 分別接 LED1 和 LED2 。entity half_adder is port(a,b: in std_logic。beginc=a or b。end half1。二、實(shí)驗(yàn)原理加法器一般就是全加器，它實(shí)現(xiàn)多位帶進(jìn)位加法。188。163。188。163。206。)Ci1 163。188。163。206。)Ci二、真值表 202。 202。Ci1Bi Ai Si Ci000000000000001 1111111 11111根據(jù)真值表寫(xiě)出邏輯表達(dá)式： 1111iiiiiiiiiSABCABC???????Aiiii三、實(shí)驗(yàn)步驟：按實(shí)驗(yàn)一建立工程命名為 fulladder，并新建 VHDL 文件，F(xiàn)ile ? new?VHDL File 如圖 所示輸入?yún)⒖汲绦颍簂ibrary ieee。end fulladder_VHDL。保存 VHDL注意在程序存盤(pán)時(shí)其文件名稱(chēng)必須與實(shí)體名相同，保存為 如圖 所示。VHDL 文件的存儲(chǔ)名必須與其實(shí)體部分名稱(chēng)相同，當(dāng)然 VHDL 文件也可以作為頂層文件（這時(shí)其實(shí)體名稱(chēng)、存儲(chǔ)名稱(chēng)、都應(yīng)該與工程名相同） ，但是 Block Diagramm/Schematic File 文件 表現(xiàn)出來(lái)更直觀，所以本實(shí)驗(yàn)用 VHDL文件生成后 Symbl 符號(hào)后再使用 Block Diagramm/Schematic File 文件作為最頂層文件。點(diǎn)擊 OK 后返回到波形文件。如圖 所示。分配管腳選擇 Assignments ?Pins Planner 打開(kāi)如圖 所示，并按圖中情況分配管腳，按照?qǐng)D所示分配管腳，分配完畢，保存，然后返回到頂層原理圖文件如下圖 所示。 首先點(diǎn)擊主工具欄的 圖標(biāo)或選擇 Tools?Programmer 來(lái)打開(kāi)下載對(duì)話框。 圖 打開(kāi)下載對(duì)話框圖 安裝下載電纜1下載完成圖 下載完成1連線并觀察記錄實(shí)驗(yàn)結(jié)果 按照管腳分配順序，把 Pin6Pin70、Pin71 分別連接撥碼開(kāi)關(guān) SWSWSW3；而Pin9Pin100 分別連接 LEDLED2。171。247。187。253。248。235。171。205。248。246。library ieee。end fulladder_VHDL。 再新建一個(gè) VHDL 文件，輸入以下代碼，來(lái)調(diào)用全加器程序。 本實(shí)驗(yàn)賦值 8 位加法器 port(a,b:in std_logic_vector (n downto 1)。end addern。 signal carry:std_logic_vector(0 to n)。 end generate gen。 點(diǎn)擊 OK 后返回。 并保存。 （管腳分配選擇 Assignments ?Pins Planner 在 Location 中選擇要分配的管腳參考實(shí)驗(yàn)一和實(shí)驗(yàn)二）全加器的 17 個(gè)輸入所對(duì)應(yīng)的管腳同 17 位撥碼開(kāi)關(guān)相連，17 個(gè)輸入管腳是a0～ab0~b7 和 cin a0～ab0~b7 代表兩個(gè) 8 位二進(jìn)制數(shù)，cin 代表進(jìn)位位；9 個(gè)輸出所對(duì)應(yīng)的管腳同 9 位發(fā)光二極管相連，9 個(gè)輸出管腳是 sum0~sum7 和 cout，sum0~sum7 代表相加結(jié)果，cout 代表進(jìn)位。邏輯圖如下： AiBi ABCD DiCiCD176。198。188。 ?Ci1原理圖如下： 200。198。177。202。Ai()Bi 163。169。187。228。228。打開(kāi) 文件，選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號(hào)文件。entity halfsub isport(a,b:in std_logic。 c=(not a)and b。entity fullsub1 is port(ai,bi,ci:in std_logic。 d,c:out std_logic)。 halfsub2:halfsub port map (halfsub1_d,ci,di,halfsub2_c)。保存文件 。功能仿真 選擇 Processing?Simulator Tool 在彈出對(duì)話框中在仿真模式中選擇”Functional” 然后點(diǎn)擊”Generate Functional Simulation Netlist”生成功能仿真的 Netlist，完成后點(diǎn)擊”Start” 按鈕開(kāi)始仿真，完成后點(diǎn)擊”Report” 來(lái)查看仿真結(jié)果。 實(shí)驗(yàn)記錄 根據(jù)仿真結(jié)果和實(shí)驗(yàn) led 發(fā)光二極管的亮滅完成下表，并分析其運(yùn)算結(jié)果的正確性。（注：當(dāng) ctl=1 時(shí)，運(yùn)算器為加法器，為 0 時(shí)為減法器）圖 4 位向量加法/ 減法器框圖三、實(shí)驗(yàn)步驟建立工程 addsub，新建 VHDL 文件輸入以下代碼保存為 。use 。 q:out std_logic_vector(4 downto 0))。 then q=(39。 elsif ctl=39。amp。end add_sub1。完成后添加激勵(lì)信號(hào)的波形，首先使用鼠標(biāo)選中一個(gè)信號(hào)（變藍(lán)） ，利用左邊工具添加仿真信號(hào)，根據(jù)需要依次添加各個(gè)信號(hào)（可以根據(jù)老師的實(shí)際要求添加不同的信號(hào)） 。圖 分配管腳，下載、連線選擇 Assignments ?Pins Planner 在 Location 中選擇要分配的管腳，分配完畢后，點(diǎn)擊主工具欄的 圖標(biāo)進(jìn)行全編譯，完成后點(diǎn)擊 下載到目標(biāo)器件。38 譯碼器如圖 所示，其真值表如表 。USE 。ARCHITECTURE fun OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0)。encoder:PROCESS (indata, G1, G2A,G2B)BEGINIF (G1=39。 AND G2B