【正文】 入并選中下載文件，點(diǎn)擊 Start 開(kāi)始下載。圖 下載到 CPLD連線 按照分配管腳的順序使用排線將 PIN69，PIN70 分別接入撥碼開(kāi)關(guān) SW1 和 SW2；PIN99，PIN100 分別接 LED1 和 LED2 。然后手動(dòng)撥動(dòng)開(kāi)關(guān)就可以觀察半加器相加的和和進(jìn)位的情況。如下表所示附：用 VHDL 語(yǔ)言完成半加器的設(shè)計(jì)library ieee。use 。entity half_adder is port(a,b: in std_logic。sum,cout: out std_logic)。end half_adder。architecture half1 of half_adder issignal c,d:std_logic。beginc=a or b。d=a nand b。cout=not d。sum=c and d。end half1。SW1 加數(shù) 0 1 1 0SW2 加數(shù) 0 0 1 1LED1 和 滅 亮 滅 亮LED2 進(jìn)位 滅 滅 亮 滅實(shí)驗(yàn)二 使用 VHDL 設(shè)計(jì)組合邏輯全加器一、實(shí)驗(yàn)?zāi)康氖褂?VHDL 語(yǔ)言設(shè)計(jì)并實(shí)現(xiàn)一個(gè)一位全加器。初步了解使用 VHDL 進(jìn)行可編程邏輯器件設(shè)計(jì)的全過(guò)程。熟識(shí) quartus II 軟件基本功能的使用。二、實(shí)驗(yàn)原理加法器一般就是全加器，它實(shí)現(xiàn)多位帶進(jìn)位加法。一位全加器有三個(gè)輸入、兩個(gè)輸出。 200。171。188。211。198。247。163。168。177。187。188。211。202。253。163。169。Ai()Bi(189。248。206。187。200。235。)Ci1 163。168。200。171。188。211。186。205。163。169。Si(189。248。206。187。179。246。)Ci二、真值表 202。228。200。235。 202。228。179。246。Ci1Bi Ai Si Ci000000000000001 1111111 11111根據(jù)真值表寫(xiě)出邏輯表達(dá)式： 1111iiiiiiiiiSABCABC???????Aiiii三、實(shí)驗(yàn)步驟：按實(shí)驗(yàn)一建立工程命名為 fulladder，并新建 VHDL 文件，F(xiàn)ile ? new?VHDL File 如圖 所示輸入?yún)⒖汲绦颍簂ibrary ieee。use 。entity fulladder_VHDL is port(a,b,cin:in std_logic。sum,cout:out std_logic)。end fulladder_VHDL。 architecture full1 of fulladder_VHDL is 圖 新建 VHDL 文件 beginsum=(a xor b)xor cin。cout=(a and b)or (cin and a)or (cin and b)。end full1。保存 VHDL注意在程序存盤(pán)時(shí)其文件名稱必須與實(shí)體名相同，保存為 如圖 所示。圖 保存 VHDL 程序生成頂層原理圖 選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號(hào)文件（如圖 所示） ，然后新建一個(gè) Block Diagramm/Schematic File 文件，在空白處雙擊在對(duì)話框中添加該 Symbol 文件（如圖 所示） 。abcinsumcoutfulladder_VHDLinst2圖 頂層原理圖圖 添加 symbol 文件 添加輸入、輸出管腳并重命名在 Block Diagramm/Schematic File 文件的空白處雙擊，添加輸入輸出管腳（如圖 所示） ，連接完成再重命名后，如圖 所示。 保存文件 在保存文件時(shí)，這里 Block Diagramm/Schematic File 文件是該工程的最頂層文件，保存名應(yīng)該與工程名相同（如圖 所示） 。VHDL 文件的存儲(chǔ)名必須與其實(shí)體部分名稱相同，當(dāng)然 VHDL 文件也可以作為頂層文件（這時(shí)其實(shí)體名稱、存儲(chǔ)名稱、都應(yīng)該與工程名相同） ，但是 Block Diagramm/Schematic File 文件 表現(xiàn)出來(lái)更直觀，所以本實(shí)驗(yàn)用 VHDL文件生成后 Symbl 符號(hào)后再使用 Block Diagramm/Schematic File 文件作為最頂層文件。 建立仿真文件 點(diǎn)擊主工具欄上的 圖標(biāo)進(jìn)行半編譯，完成后新建一個(gè)波形仿真文件File?New?Verification/Debugging Files?Vector Vaveform File.,然后添加仿真管腳如圖 所示。 圖 添加輸入輸出管腳abcinsumcoutfulladder_VHDLinstVCCa INPUTVCCb INPUTVCCCin INPUTsumOUTPUTCoutOUTPUT圖 重命名 I/O 管腳圖 保存最頂層原理圖文件圖 添加仿真管腳（1） 圖 添加仿真管腳（2）在波形文件左邊單擊右鍵如 圖 (1)所示，調(diào)出對(duì)話框 (2)選擇 Node Finds，如圖 (3) 所示。設(shè)置如圖，點(diǎn)擊 List 調(diào)出所有管腳，后使用 添加到仿真文件中。點(diǎn)擊 OK 后返回到波形文件。圖 添加仿真管腳(3) 添加仿真信號(hào)添加仿真信號(hào)如圖 所示，首先選中要添加信號(hào)的管腳，再利用左邊的工具欄的或 為其添加信號(hào)。然后保存仿真文件，命名 ， 然后編譯。 （半編譯或全編譯） 圖 添加仿真信號(hào) 波形仿真 編譯完成后，選擇 Processing?Simulator Tool 調(diào)出仿真對(duì)話框如圖 所示圖 仿真工具 在仿真模式中選擇”Functional” 然后點(diǎn)擊”Generate Functional Simulation Netlist”生成功能仿真的 Netlist，完成后點(diǎn)擊”Start”按鈕開(kāi)始仿真。如圖 所示。圖 仿真完成 然后點(diǎn)擊”Report” 來(lái)查看仿真結(jié)果。如圖 所示。圖 仿真結(jié)果 把仿真結(jié)果與真值表相比較觀察是否正確。分配管腳選擇 Assignments ?Pins Planner 打開(kāi)如圖 所示，并按圖中情況分配管腳，按照?qǐng)D所示分配管腳，分配完畢，保存，然后返回到頂層原理圖文件如下圖 所示。圖 分配管腳VCCa INPUTVCCb INPUTVCCCin INPUTsumOUTPUTCoutOUTPUTabcinsumcoutfulladder_VHDLinstPIN_99PIN_69PIN_70PIN_71PIN_100圖 管腳分配完畢1保存頂層原理圖文件后進(jìn)行全編譯 。1下載。全編譯完成后會(huì)生成一個(gè) 文件，將此文件下載到 CPLD 中。 首先點(diǎn)擊主工具欄的 圖標(biāo)或選擇 Tools?Programmer 來(lái)打開(kāi)下載對(duì)話框。如圖 所示，如果在做上腳顯示有”No Hardware” 則需要安裝下載電纜，點(diǎn)擊 ”Hardware Setup”來(lái)安裝。如圖 所示選擇 ByteblasterII[LPT1]后關(guān)閉該對(duì)話框。返回下載對(duì)話框后在Progranmmer/configure 下”打勾”選中下載文件，然后點(diǎn)擊”Start”按鈕開(kāi)始下載。 圖 打開(kāi)下載對(duì)話框圖 安裝下載電纜1下載完成圖 下載完成1連線并觀察記錄實(shí)驗(yàn)結(jié)果 按照管腳分配順序，把 Pin6Pin70、Pin71 分別連接撥碼開(kāi)關(guān) SWSWSW3；而Pin9Pin100 分別連接 LEDLED2。完成后得出以下現(xiàn)象。 開(kāi)關(guān)量輸入 指示輸出SW1 SW2 SW3 LED1 LED20 0 0 滅 0 滅 01 0 0 亮 1 滅 00 1 0 亮 1 滅 01 1 0 滅 0 亮 10 0 1 亮 1 滅 01 0 1 滅 0 亮 10 1 1 滅 0 亮 11 1 1 亮 1 亮 1實(shí)驗(yàn)三 帶進(jìn)位輸入的 8 位加法器 一、實(shí)驗(yàn)?zāi)康模涸O(shè)計(jì)并實(shí)現(xiàn)一個(gè) 8 位加法器二、實(shí)驗(yàn)原理： 在下圖中， “進(jìn)位入”Ci1 是指低位的進(jìn)位輸出， “進(jìn)位出”Ci 即是本位的進(jìn)位輸出。原理圖如下： 200。171。188。211。198。247。163。168。177。187。188。211。202。253。163。169。Ai()()Bi(.)(189。248。206。187。200。235。)Ci1 163。168。200。171。188。211。186。205。163。169。Si()(189。248。206。187。179。246。)Ci圖 8 位全加器原理圖三、實(shí)驗(yàn)步驟： 在本實(shí)驗(yàn)中直接調(diào)用一位全加器模塊，程序如下：（程序中設(shè)變量 n，設(shè)計(jì)的是 n 位加法器，改變 n 的值，從而得到多位加法器。本實(shí)驗(yàn)中 n 賦值為 8） 。 建立工程命名為 fulladder8,然后新建一個(gè) VHDL 文件輸入全加器代碼（同實(shí)驗(yàn)二）：保存文件，命名為 （與實(shí)體部分名相同） 。library ieee。use 。entity fulladder_VHDL is port(a,b,cin:in std_logic。 sum,cout:out std_logic )。end fulladder_VHDL。 architecture full1 of fulladder_VHDL is beginsum=(a xor b)xor cin。cout=(a and b)or (cin and a)or (cin and b)。end full1。 再新建一個(gè) VHDL 文件，輸入以下代碼，來(lái)調(diào)用全加器程序。保存為 （與實(shí)體部分名相同） library ieee。use 。entity addern is generic(n:integer:=8)。 本實(shí)驗(yàn)賦值 8 位加法器 port(a,b:in std_logic_vector (n downto 1)。 cin:in std_logic。 sum:out std_logic_vector(n downto 1)。 cout:out std_logic)。end addern。architecture aza2 of addern is ponent fulladder_VHDL 聲明要調(diào)用的 1 位全加器 port(a,b,cin:in std_logic。 sum,cout:out std_logic)。 end ponent fulladder_VHDL。 signal carry:std_logic_vector(0 to n)。 begin carry(0)=cin。 cout=carry(n)。 gen:for i in 1 to n generate add:fulladder_VHDL 開(kāi)始調(diào)用全加器 port map(a=a(i),b=b(i),cin=carry(i1),sum=sum(i),cout=carry(i))。 end generate gen。 end aza2。 把 文件生成原理圖文件。打開(kāi) 文件，選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號(hào)文件，然后新建一個(gè) Block Diagramm/Schematic File 原理圖文件，在空白處雙擊在對(duì)話框中添加該 Symbol 文件（如圖 所示） 。 點(diǎn)擊 OK 后返回。圖 添加原理圖符號(hào) 同步驟 3，繼續(xù)添加 input、output（輸入輸出）管腳，并重命名后如下圖 所示，并保存原理圖文件，命名為 （與工程名相同） 。 VCCa[7..0] INPUTVCCb[7..0] INPUTa[n..1]b[n..1]cinsum[n..1]coutadderninstVCCcin INPUTcoutOUTPUTsum[7..0]OUTPUT圖 頂層原理圖仿真文件 點(diǎn)擊主工具欄上的 圖標(biāo)進(jìn)行半編譯，完成后新建一個(gè)波形仿真文件File?New?Verification/Debugging Files?Vector Vaveform File.,然后在左邊空白處雙擊左鍵添加仿真管腳如圖 所示。完成后添加激勵(lì)信號(hào)的波形，首先使用鼠標(biāo)選中信號(hào)的一個(gè)區(qū)間（變藍(lán)），后左鍵雙擊如圖 所示，輸