基于vhdl的自動(dòng)打鈴設(shè)計(jì)畢業(yè)設(shè)計(jì)-預(yù)覽頁
【正文】 隨著EDA 技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴(kuò)大與深入，EDA 技術(shù)在電子信息、通信、自動(dòng)控制及計(jì)算機(jī)應(yīng)用領(lǐng)域的重要性日益突出。在論文中，介紹了基于VHDL語言自動(dòng)打鈴系統(tǒng)的思路，整個(gè)系統(tǒng)需包含秒計(jì)時(shí)模塊、分計(jì)時(shí)模塊、時(shí)計(jì)時(shí)模塊、校時(shí)模塊、打鈴模塊。本次畢業(yè)設(shè)計(jì)是基于VHDL的自動(dòng)打鈴系統(tǒng)，而自動(dòng)打鈴就是像現(xiàn)在的學(xué)校一樣在規(guī)定的時(shí)間段鈴聲響起，用以作為每節(jié)課的作休時(shí)間。開始時(shí)按下按鍵K1時(shí)，此時(shí)指示燈LED1變亮，指示燈LED提示系統(tǒng)正處于調(diào)分的狀態(tài)，想調(diào)至幾分時(shí)直接按K2按鍵下N就是想要的N分。通過編譯后再按照附錄表查詢對(duì)各個(gè)引腳進(jìn)行設(shè)定，引腳設(shè)定完后再對(duì)頂層文件進(jìn)行編譯，通過編譯后再進(jìn)行波形仿真，如果時(shí)序仿真與功能仿真的波形都正確后再到試驗(yàn)箱上下載驗(yàn)證，驗(yàn)證鈴聲是否在規(guī)定時(shí)間內(nèi)響起。這種語言的應(yīng)用至少意味著兩種重大的改變：電路的設(shè)計(jì)竟然可以通過文字描述的方式完成；電子電路可以當(dāng)作文件一樣來存儲(chǔ)。并且隨著EDA技術(shù)和VHDL的廣泛應(yīng)用，各高等院校也紛紛開設(shè)了VHDL電路設(shè)計(jì)課程，且要求某些專業(yè)的本科生、研究生必須掌握用VHDL進(jìn)行電路系統(tǒng)設(shè)計(jì)的方法。它是作為專用集成電路（ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點(diǎn)。最重要的是FPGA采用高速CHMOS工藝,功耗低,可以與CMOS、TTL電平兼容。 Quartus II的簡(jiǎn)介 Quartus II 是Altera公司繼Max+plus II之后開發(fā)的一種針對(duì)其公司生產(chǎn)的系列CPLD/PGFA器件的綜合性開發(fā)軟件，它的版本不斷升級(jí)， Quartus II 的優(yōu)軟件界面友好，使用便捷，功能強(qiáng)大，是一個(gè)完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，是先進(jìn)的EDA工具軟件。Quartus II支持Altera公司的MAX 3000A系列、MAX 7000系列、MAX 9000系列、ACEX 1K系列、APEX 20K系列、APEX II系列、FLEX 6000系列、FLEX 10K系列，支持MAX7000/MAX3000等乘積項(xiàng)器件，支持MAX II CPLD系列、Cyclone系列、Cyclone II、Stratix II系列、Stratix GX系列等。 此外Quartus II對(duì)第三方EDA工具的良好支持也使用戶可以在設(shè)計(jì)流程的各個(gè)階段使用熟悉的第三方EDA工具。 第2章 設(shè)計(jì)整體概述 設(shè)計(jì)方案自動(dòng)打鈴是一種現(xiàn)代提醒工具，有著廣泛的應(yīng)用。利用IF語句控制打鈴的時(shí)間，在規(guī)定的時(shí)間內(nèi)到打設(shè)既定的打鈴間隔時(shí)間時(shí)給出一個(gè)30秒的高電平脈沖，讓鈴聲連續(xù)響起。（2） 因?yàn)樽詣?dòng)打鈴系統(tǒng)不是24小時(shí)都在計(jì)時(shí)打鈴，在晚上的時(shí)候會(huì)停止打鈴功能。（4） 顯示模塊是讓時(shí)鐘信號(hào)在實(shí)驗(yàn)箱上的八個(gè)數(shù)碼管上顯示，將打鈴響起的時(shí)間顯示在數(shù)碼管上，調(diào)分時(shí)對(duì)應(yīng)的LED1指示燈亮，按K2鍵可以在數(shù)碼管上看到分在增加。而時(shí)是24進(jìn)制計(jì)數(shù)器，僅需要5位二進(jìn)制碼就可以表示。分計(jì)數(shù)器模塊電路與秒計(jì)數(shù)器模塊電路功能類似，當(dāng)分計(jì)時(shí)模塊計(jì)時(shí)到60分的瞬間時(shí)計(jì)時(shí)模塊電路加1，分計(jì)時(shí)模塊清為零重新進(jìn)行計(jì)時(shí)。USE 。 c:OUT STD_LOGIC)。EVENT AND clk=39。 IF q11=9 AND q22/=5 THEN q11=0000。 IF q22=5 AND q11=9 THEN q22=0000。 ELSE c=39。 END PROCESS。、 秒模塊的元器件 分計(jì)時(shí)模塊的元器件給定輸入信號(hào)進(jìn)行波形仿真得到秒、 秒、分計(jì)數(shù)器模塊的輸出仿真波形模塊說明：由仿真波形圖可以看出，當(dāng)秒或分計(jì)時(shí)到59時(shí)，給C一個(gè)高電平脈沖，即分或時(shí)計(jì)時(shí)模塊加1，秒或分計(jì)時(shí)模塊清零后開始重新計(jì)時(shí)。ENTITY hour IS PORT(clk:IN STD_LOGIC。BEGIN PROCESS(clk) BEGIN IF clk39。139。 END IF。 END IF。END ARCHITECTURE art。USE 。 各計(jì)數(shù)器的輸入時(shí)鐘信號(hào) led1,led2:OUT STD_LOGIC)。EVENT AND k1=39。 END IF。 模式0正常計(jì)時(shí) led1=39。 WHEN 01=fen=k2。139。039。led2=39。END PROCESS。按K2鍵系統(tǒng)就會(huì)對(duì)時(shí)進(jìn)行加時(shí)作用。打鈴功能模塊的代碼為：LIBRARY IEEE。 clk,clk1:IN STD_LOGIC。ARCHITECTURE art OF ring IS SIGNAL q11:STD_LOGIC_VECTOR(7 DOWNTO 0)。 constant js:INTEGER:=29。 h1。q5=h1。q1=s1。 THEN IF (q33=00001000 AND q22=00000000 AND (q11=00000000 AND q1100110000)) THEN c=’1’。 ELSIF (q33=00010010 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 ELSIF (q33=00010110 AND q22=00000000 AND (q11=00000000 AND q1100110000))THEN c=’1’。 END IF。 ： 打鈴模塊的元器件 打鈴模塊的輸出波形仿真由波形仿真圖可以看出，在8:00和9:00時(shí)C都輸出了段時(shí)間的高電平，即自己預(yù)先設(shè)定的30秒時(shí)間。在完成單個(gè)模塊編譯前先把這個(gè)模塊置頂，成為活動(dòng)窗口，否則就找不到對(duì)應(yīng)的模塊，就會(huì)出錯(cuò)。讓整個(gè)計(jì)時(shí)器模塊從07:59分開始計(jì)時(shí)，等待打鈴時(shí)間的到來，但是要讓計(jì)數(shù)器正常計(jì)時(shí)還必須按鍵K1鍵使計(jì)時(shí)處于正常計(jì)時(shí)狀態(tài)。LED7S的輸出顯示在最左一個(gè)數(shù)碼管8上，CLK選擇CLK0，查附錄芯片引腳對(duì)照表確定對(duì)應(yīng)的每個(gè)管腳。 引腳鎖定 下載驗(yàn)證把編程電纜一頭接到計(jì)算機(jī)的并口，一頭接到試驗(yàn)箱的J2接口上。： 下載設(shè)置最后進(jìn)行硬件驗(yàn)證，在試驗(yàn)箱上，按下模式選擇鍵選擇模式顯示為6，把時(shí)鐘clock0短路帽接在1Hz上，觀察數(shù)碼管8的輸出。為了實(shí)現(xiàn)自動(dòng)打鈴的設(shè)計(jì)要求，在整個(gè)設(shè)計(jì)包括了計(jì)時(shí)器模塊、校時(shí)模塊及顯示打鈴模塊。同樣的，分計(jì)數(shù)器在計(jì)時(shí)到59分時(shí)時(shí)計(jì)數(shù)器會(huì)自動(dòng)的加1。當(dāng)系統(tǒng)處于調(diào)分或調(diào)時(shí)狀態(tài)時(shí)，系統(tǒng)不會(huì)進(jìn)行正常計(jì)時(shí)。最后下載到實(shí)驗(yàn)箱后鈴聲響
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