【正文】 各計(jì)數(shù)器的計(jì)數(shù)狀態(tài)用功能仿真的方法驗(yàn)證，并通過有關(guān)波形確認(rèn)電路設(shè)計(jì)是否正確。 2 2. 實(shí)現(xiàn) 預(yù)置功能：能預(yù)置起步費(fèi)、每公里收費(fèi)、車行加費(fèi)里程。以往的出租車計(jì)費(fèi)器的不穩(wěn)定性，功能稍等缺點(diǎn)是的大家開始尋求更新的 ，功能更強(qiáng)大，性能更穩(wěn)定，價(jià)錢更低廉的新型出租車計(jì)費(fèi)器。 課程設(shè)計(jì)目的 隨著電子技術(shù)的不斷發(fā)展與進(jìn)步，集成電路的設(shè)計(jì)方法也在不斷地更新。 1 基于 VHDL 語言的出租車計(jì)費(fèi)器設(shè)計(jì) 1 引 言 最近幾年出租車行業(yè)發(fā)展迅速，在全國(guó)有幾千家出租車公司，因此出租車計(jì)費(fèi)器的市場(chǎng)是龐大的。本設(shè)計(jì)基于 VHDL（ FPGA）語言是電子設(shè)計(jì)領(lǐng)域中最具活力和發(fā)展前途的一項(xiàng)技術(shù)，未來必定會(huì)取代部分落 伍的數(shù)字元元件。在這種情形下，傳統(tǒng)的出租車計(jì)費(fèi)器設(shè)計(jì)方法已不能跟上現(xiàn)在的節(jié)奏，以往的出租車計(jì)費(fèi)器在功能上也遠(yuǎn)不能滿足現(xiàn)實(shí)的需求。 課程設(shè)計(jì)要求 1. 能實(shí)現(xiàn)計(jì)費(fèi)功能，計(jì)費(fèi)標(biāo)準(zhǔn)為：按行駛里程收費(fèi)，起步費(fèi)為 ，并在車行 3公里后再按 2元 /公里，當(dāng)計(jì)費(fèi)器計(jì)費(fèi)達(dá)到或超過一定收費(fèi) (如 20元 )時(shí)，每公里加收 50%的車費(fèi)，車停止不計(jì)費(fèi)。 5. 用 VHDL 語言設(shè)計(jì)符合上述功能要求的出租車計(jì)費(fèi)器，并用層次化設(shè)計(jì)方法設(shè)計(jì)該電路。 2 應(yīng)用工具介紹 作為當(dāng)今最流行的計(jì)算機(jī)軟件系統(tǒng)， EDA 技術(shù)是以計(jì)算機(jī)為工作平臺(tái)，融合了應(yīng)用電子技術(shù)、計(jì)算機(jī)技術(shù)、信息處理及智能化技術(shù)的最新成果，進(jìn)行電子產(chǎn)品的自動(dòng)設(shè)計(jì)。 EDA 技術(shù)就是以計(jì)算機(jī)為工具，設(shè)計(jì)者在 EDA 軟件平臺(tái)上，用硬件描述語言 HDL完 3 成設(shè)計(jì)文件，然后由計(jì)算機(jī)自動(dòng)地完成邏輯編譯、化簡(jiǎn)、分割、綜合、優(yōu)化、布局、布線和仿真，直至對(duì)于特定目標(biāo)芯片的適配編譯、邏輯映射和編程下載 等工作。也就是說，綜合器是軟件描述與硬件實(shí)現(xiàn)的一座橋梁。 從目前的 EDA 技術(shù)來看，其發(fā)展趨勢(shì)是政府重視、使用普及、應(yīng)用廣泛、工具多樣、軟件功能強(qiáng)大。 語言介紹 電子設(shè)計(jì)自動(dòng)化 （ EDA） 的關(guān)鍵技術(shù)之一是要求用形式化方法來描述數(shù)字系統(tǒng)的硬件電路。 VHDL 作為 IEEE 的工業(yè)標(biāo)準(zhǔn)硬件描述語言 ， 得到眾多 EDA 公 司的支持 ， 在電子工程領(lǐng)域 ， 已成為事實(shí)上的通用硬件描述語言。程序包存放各設(shè)計(jì)模塊能共享的數(shù)據(jù)類型，常數(shù)，子程序等。 1．與其他的硬件描述語言相比 ， VHDL 具有更強(qiáng)的行為描述能力 ， 從而決定了他成為系統(tǒng)設(shè)計(jì)領(lǐng)域最佳的硬件描述語言。 4．對(duì)于用 VHDL 完成的一個(gè)確定的設(shè)計(jì) ， 可以利用 EDA 工具進(jìn)行邏輯綜合和優(yōu)化 ， 并自動(dòng)的將 VHDL 描述設(shè)計(jì)轉(zhuǎn)變成門級(jí)網(wǎng)表。各模塊功能如下： (1) 車速控制模塊 當(dāng)起停鍵為啟動(dòng)狀態(tài)時(shí)（高電平），模塊根據(jù)車速選擇和基本車速發(fā)出響應(yīng)頻率的脈沖驅(qū)動(dòng)計(jì)費(fèi)器和里程顯示模塊進(jìn)行計(jì)數(shù)；當(dāng)處于停止?fàn)顟B(tài)時(shí)暫停發(fā)出脈沖，此時(shí)計(jì)費(fèi)器和里程顯示模塊相應(yīng)的停止計(jì)數(shù)。 （ 2）模塊 SOUT 的實(shí)現(xiàn) （如圖 所示） 圖 模塊 SOUT 圖 該模塊實(shí)現(xiàn)車行狀態(tài)輸出功能，其中 clk 為時(shí)鐘信號(hào)， enable 為啟動(dòng)使能信號(hào)，sto 暫停信號(hào)， clr 為清零信號(hào)， st為狀態(tài)信號(hào)。 （ 5）模塊 SCAN_LED 的實(shí)現(xiàn) （如圖 所示） 圖 模塊 SCAN_LED 圖 該模塊實(shí)現(xiàn)顯示車費(fèi)功能?！?01”計(jì)費(fèi)清零，設(shè)置為起步價(jià) 10 元， Q2=1,Q3=0,Q1=0。出租車計(jì)費(fèi)器系統(tǒng)的設(shè)計(jì)已全部完成，能按預(yù)期的效果進(jìn)行模擬汽車啟動(dòng)、停止、暫停等功能，并設(shè)計(jì)動(dòng)態(tài)掃描電路顯示車費(fèi)數(shù)目，由動(dòng)態(tài)掃描電路來完成。出租車計(jì)費(fèi)系統(tǒng)的設(shè)計(jì)中體現(xiàn)了ＶＨＤＬ覆蓋面廣，描述能力強(qiáng)，是 一個(gè)多層次的硬件描述語言及 PLD器件速度快，使用方便，便于修改等特點(diǎn)，本設(shè)計(jì)在實(shí)用方面具有一定的價(jià)值。主要有以下一些實(shí)驗(yàn)感想 應(yīng)該對(duì)實(shí)驗(yàn)原理有深刻理解； 做實(shí)驗(yàn)必須不急不躁，不能看見其他同學(xué)做的快就沉不住氣了； 熟練掌握其他軟件是必要的，如 Matlab 軟件、 Excel、 Word 等； 必須學(xué)會(huì)自己調(diào)試電路，一般第一次設(shè)計(jì)出的電路都會(huì)通不過編譯的，所以要學(xué)會(huì)調(diào)試電路，而不是等老師解答或同學(xué)幫助； 13 致 謝 經(jīng)過 三 周的奮戰(zhàn)我的課程設(shè)計(jì)終于完成了。 在此要感謝我們的指導(dǎo)老師 陳老師 對(duì)我們悉心的指導(dǎo)，感謝老師們給我們的幫助。 USE 。 //換擋按鍵信號(hào) CLK_OUT:OUT STD_LOGIC)。 THEN CLK_OUT=CK0。 END ONE。 USE 。 CLR:IN STD_LOGIC。 VARIABLE STATE:STD_LOGIC_VECTOR(1 DOWNTO 0)。039。139。CQI:=CQI。 17 IF CQI=30 THEN STATE:=01。 END IF。 END ONE。 USE 。 ARCHITECTURE ONE OF PULSE IS BEGIN PROCESS(CLK0) 18 VARIABLE CNT:STD_LOGIC_VECTOR(2 DOWNTO 0)。139。 //FULL 高電平 ELSE CNT:=CNT+1。 END IF。 附錄 4： 模塊 COUNTER // 程序名稱： COUNTER // 程序功能： 實(shí)現(xiàn)汽車模擬計(jì)費(fèi)功能。 USE 。 C1:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 ARCHITECTURE ONE OF COUNTER IS BEGIN PROCESS(CLK_DIV,CLR1,SI) VARIABLE Q1: STD_LOGIC_VECTOR(3 DOWNTO 0)。039。 //CLR 低電平，清零 ELSIF CLK_DIV39。Q2:=Q2。Q3:=0001。 END IF。 ELSE Q1:=0000。 IF Q31001 THEN Q3:=Q3+1。 ELSE Q2:=0001。 END IF。 C1=Q1。 END ONE。 USE 。 DI3:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 END SCAN_LED。 BEGIN IF CLK239。 //位選信號(hào)， 13 位循環(huán) ELSE SQ:=SQ+1。 END PROCESS P1。A=DI2。A=1111。 P3:PROCESS(A) BEGIN CASE A IS //根據(jù) A的值，顯示 0～ 9 WHEN 0000=SG=0111111。 //顯示數(shù)字 3 WHEN 0100=SG=1100110。 //顯示數(shù)字 7 WHEN 1000=SG=1111111。 END PROCESS P3。 LIBRARY IEEE。 T_CLK2:IN STD_LOGIC。 T_STO:IN STD_LOGIC。 ARCHITECTURE STRUC OF TAXI IS //頂層模塊設(shè)計(jì) COMPONENT MS PORT(CK0:IN STD_LOGIC。 END COMPONENT。 CLR:IN STD_LOGIC。 FOUT:OUT STD_LOGIC)。 SI:IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 END COMPONENT。 CLK2:IN STD_LOGIC。 SIGNAL L_CLK: STD_LOGIC。 SIGNAL L_C2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 U2:PULSE PORT MAP(CLK0=L_CLK,FOUT=L_FOUT)。 END ONE。t charge you more than 35% of your pensation if you win the case. If you are thinking about signing up for a damagesbased agreement, you should make sure you39。s Premier League match at Chelsea on Sunday. I am going to be at the match tomorrow and I have asked to meet Yaya Toure, he told BBC Sport. For me it39。s actions. CSKA said they were surprised and disappointed by Toure39?？傆X得自己自己似乎應(yīng)該去做點(diǎn)什么，或者寫點(diǎn)什么。t really grow up, it seems is not so important。 Originally, this world, can produce a chemical reaction to an event, in addition to resolutely, have to do, and time. 原來，這個(gè)世界上，對(duì)某個(gè)事件能產(chǎn)生化學(xué)反應(yīng) 的，除了非做不可的堅(jiān)決，還有，時(shí)間。也曾經(jīng)好 像已經(jīng)下定了決心去做某件事，但更多的時(shí)候是最后又打起了退堂鼓。 Those were broken into various shapes of stationery。突然想到那件藍(lán)格子襯衫；那些被折成各種各樣形狀的信紙；那段從街角深巷伊始的友誼；還有那場(chǎng)還沒有開始就宣告了終結(jié)的邂逅計(jì)劃 …… 那些年那些天的非做不可，終于和青春一樣，都將在我們的人生中謝幕。t. Baumgartner still will free fall at a speed that would cause you and me to pass out, and no parachute is guaranteed to work higher than 25,000 feet (7,620 meters). cause there 29