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基于verilog的fsk調(diào)制器的設(shè)計與實現(xiàn)畢業(yè)設(shè)計論文-預(yù)覽頁

2025-07-13 12:40 上一頁面

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【正文】 開關(guān)選擇法是使用數(shù)字矩形脈沖信號,控制電子開關(guān)在兩個相互獨立不同頻率振蕩器之間進(jìn)行不停地切換,使得輸出的 FSK 信號頻率在兩個頻率點間發(fā)生著突發(fā)切換,產(chǎn)生的 FSK 信號相位不連續(xù)。直接調(diào)頻法產(chǎn)生的 CPFSK 信號由于相位連續(xù),且占用信道頻帶較窄,較開關(guān)選擇法有著顯著的優(yōu)勢。經(jīng) DAC 進(jìn)行數(shù)、模轉(zhuǎn)換后,即可得到適于線上傳輸?shù)哪M正弦載波。相位累加器的輸入是相位增量 ,又由于 與輸出頻率 是簡單的線性B????fout關(guān)系: 。為了設(shè)計更方便,令高于 27 和低于 20 的出入位為 0,而真正的B??頻率控制字為 8 位。在本設(shè)計中,相位調(diào)制器主要是由一個 10 位的加法器和 10 位寄存器構(gòu)成,相位累加器的輸出與相位控制字相加,使輸出信號產(chǎn)生相移,這里相位累加器的輸出選取高 10 位作為調(diào)制器的輸入。M 太大會導(dǎo)致 ROM 容量的成倍上升,而輸出精度受 DAC 位數(shù)的限制未必有大的改善。 DAC0832 是采樣頻率為八位的 D/A 轉(zhuǎn)換芯片,它的內(nèi)部由三部分電路組成(見下圖 10):“8 位輸入寄存器”、“8 位 DAC 寄存器”、“8 位 D/A 轉(zhuǎn)換電路”。DAC0832 引腳功能說明: Vcc:電源輸入線 (+5v~+15v)Vref:基準(zhǔn)電壓輸入線 (10v~+10v)AGND:模擬地,摸擬信號和基準(zhǔn)電源的參考地. 湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)(設(shè)計)論文17DGND:數(shù)字地,兩種地線在基準(zhǔn)電源處共地比較好. CS:片選信號輸入線,低電平有效。 XFER:數(shù)據(jù)傳送控制信號輸入線,低電平有效。 Iout2: 電流輸出線。具體實現(xiàn)方法是:通過一個計數(shù)器對時鐘信號進(jìn)行計數(shù),每來一個時鐘上升沿,就加 1,當(dāng)加到 512 時,就在“1”,“0”之間變換一次,模擬出一個數(shù)字基帶信號。具體調(diào)用方法見軟件設(shè)計及仿真部分。此文件夾將被 EDA 軟件默認(rèn)為工作庫。具體步驟如下:(1)新建一個文件夾,需注意文件名不能用中文,也最好不要用數(shù)字。 (1)打開并建立新工程管理窗口。設(shè)定此系列的具體芯片EP3C5E144C8.(4)結(jié)束設(shè)置,再單擊 Next 按鈕后即彈出工程設(shè)置統(tǒng)計窗口,上面列出了此項工程相關(guān)設(shè)置情況。如果工程中的文件有錯誤,啟動編譯后,在下方 Processing 處理欄中會顯示出來,對于 Processing 欄顯示出語句格式錯誤,可雙擊欄此條文,即彈出對應(yīng)層次的Verilog 文件,在深色標(biāo)記條處即為文件中的錯誤,改錯后再次進(jìn)行編譯直至排除所有錯誤。單擊 OK 按鈕,即出現(xiàn)空白的波形編輯器。 (3)波形文件存盤,選擇 File Save As 命令,將以默認(rèn)名的波形存入文件夾。 (7)仿真器參數(shù)設(shè)置,選擇 Assignment Settings 命令在 Settings 窗口下選擇 Category Simulator Settings。(二)DDS 技術(shù)軟件設(shè)計與仿真 位計數(shù)器仿真湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)(設(shè)計)論文22 圖 12 計時器仿真圖 位加法器仿真圖 13 加法器仿真 位寄存器 圖 14 寄存器仿真 的設(shè)計與仿真 在涉及 RAM 和 ROM 等存儲器應(yīng)用的 EDA 設(shè)計開發(fā)中,調(diào)用 LPM 模塊類存儲器是最方便、最經(jīng)濟(jì)、最高效和性能最容易滿足設(shè)計要求的途徑。然后用 C 語言等軟件生成正弦波數(shù)據(jù)值(C 程序見附錄),并用記事本的方式打開文件 ,將這些數(shù)據(jù)值粘貼到記事本中并保存, 文件,如圖 15: 圖 15 (2)LPM_ROM 設(shè)置和調(diào)用 選擇 Tools 下的 MegaWizard PlugIn Manager 命令,選中 Create a new custom megafunction variation 單選按鈕,即定制一個新的模塊。單擊 OK 按鈕后,這些信號名即進(jìn)入信號編輯欄,最后在表框中分別鍵入需要鎖定的端口引腳名。最后需注意存儲這些引腳鎖定的信息后,必須再編譯一次,才能將引腳鎖定信息編譯進(jìn)編程下載文件中。 (2)設(shè)置編程器這里準(zhǔn)備選擇 USBBlaster,單擊左上角的 Hardware Setup 按鈕,在彈出的窗口中設(shè)置下載接口方式。(二)系統(tǒng)的硬件驗證及聯(lián)調(diào)∏ 軟件設(shè)置及下載 打開 fsk1 工程及工程文件 ,對引腳進(jìn)行鎖定(根據(jù)開發(fā)板提供的文檔)并通過 USB 線下載到開發(fā)板上,鎖定表如下:湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)(設(shè)計)論文28 clk2: pin[7:0] (硬件調(diào)試中,相位控制字默認(rèn)為 0 值) fout[7:0 (基帶信號由可將內(nèi)部時鐘分頻的鎖相環(huán)模塊產(chǎn)生) 表 1 引腳鎖定表 軟件設(shè)置及下載如圖 23: 圖 23 軟件設(shè)置及下載 硬件電路湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)(設(shè)計)論文29 圖 24 DAC 硬件電路 當(dāng)基帶信號為“1”時 當(dāng)基帶信號為“0”時 整體波形: 嵌入式邏輯分析儀顯示:湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)(設(shè)計)論文30 示波器顯示:整體效果: 圖 25 系統(tǒng)調(diào)試小 結(jié)通過此次基于 Verilog 的 FSK 調(diào)制器,加強(qiáng)了我對系統(tǒng)設(shè)計的認(rèn)識。在這次實驗的過程中,也得到了許多的心得和體會:最開始總是編譯有問題,然后發(fā)現(xiàn)是低層的模塊名與頂層程序中用的名字不一樣而導(dǎo)致;還有在寫程序的時候,要注意的一些符號,筆湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)(設(shè)計)論文31誤方面。完成了此次設(shè)計,我對項目設(shè)計、對合作有更實際的體會和認(rèn)識,從實踐的角度鍛煉了我的分析問題、解決問題的能力,讓我從實際問題中得到提升。我不是您最出色的學(xué)生,但您卻是我最尊敬的老師。最后再一次感謝所有在畢業(yè)設(shè)計中曾經(jīng)幫助過我的良師益友和同學(xué),以及在設(shè)計中被我引用或參考的論著的作者。for(i=0。\n,i,(int)((s+1)*255/2))。LIBRARY altera_mf。q : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。clock_enable_input_a : STRING。lpm_hint : STRING。outdata_aclr_a : STRING。width_byteena_a : NATURAL)。END COMPONENT。 ============================================================ CNX file retrieval info ============================================================ Retrieval info: PRIVATE: ADDRESSSTALL_A NUMERIC 0 Retrieval info: PRIVATE: AclrAddr NUMERIC 0 Retrieval info: PRIVATE: AclrByte NUMERIC 0湖北經(jīng)濟(jì)學(xué)院本科畢業(yè)(設(shè)計)論文37 Retrieval info: PRIVATE: AclrOutput NUMERIC 0 Retrieval info: PRIVATE: BYTE_ENABLE NUMERIC 0 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