【正文】 通順，語言流暢，書寫字跡工整，打印字體及大小符合要求，無錯別字，不準(zhǔn)請他人代寫2）工程設(shè)計類題目的圖紙，要求部分用尺規(guī)繪制，部分用計算機(jī)繪制，所有圖紙應(yīng)符合國家技術(shù)標(biāo)準(zhǔn)規(guī)范。本文提出一種新穎的異步FIFO設(shè)計方案，它通過先比較讀寫地址并結(jié)合象限檢測法產(chǎn)生異步的空/滿標(biāo)志，再把異步的空/滿標(biāo)志同步到相應(yīng)的時鐘域。 metastable state。而往往在這些數(shù)據(jù)傳輸系統(tǒng)中，又會遇到不同系統(tǒng)接口間數(shù)據(jù)的傳輸。 在現(xiàn)在的設(shè)計中，F(xiàn)IFO的設(shè)計方法主要有兩種。此外，F(xiàn)PGA企業(yè)都在大力降低產(chǎn)品的功耗，滿足業(yè)界越來越苛刻的低功耗需求。 存儲器的發(fā)展?fàn)顩rFIFO，簡單的說就是一種存儲器。在管的另一端，一傳感器得到每一比特的信息，并反饋到起點(diǎn)。 1951年3月，由ENIAC的主要設(shè)計者莫克利和?？颂卦O(shè)計的第一臺通用自動計算機(jī)UNIVACI交付使用。UNIVACI第一次采用磁帶機(jī)作外存儲器，首先用奇偶校驗方法和雙重運(yùn)算線路來提高系統(tǒng)的可靠性，并最先進(jìn)行了自動編程的試驗。根據(jù)讀寫磁帶的工作原理可分為螺旋掃描技術(shù)、線性記錄（數(shù)據(jù)流）技術(shù)、DLT技術(shù)以及比較先進(jìn)的LTO技術(shù)。鼓筒旋轉(zhuǎn)速度很高，因此存取速度快。 磁鼓最大的缺點(diǎn)是利用率不高， 一個大圓柱體只有表面一層用于存儲，而磁盤的兩面都利用來存儲，顯然利用率要高得多。福雷斯特則將這一思想變成了現(xiàn)實。磁芯存儲從20世紀(jì)50年代、60年代，直至70年代初，一直是計算機(jī)主存的標(biāo)準(zhǔn)方式。這套系統(tǒng)的總?cè)萘恐挥?MB，共使用了50個直徑為24英寸的磁盤。1991年，使硬盤的容量首次達(dá)到了1GB，從此，硬盤容量開始進(jìn)入了GB數(shù)量級。光盤主要分為只讀型光盤和讀寫型光盤。（7） 納米存儲與納米存儲有關(guān)的主要進(jìn)展有如下內(nèi)容。這是納米存儲材料技術(shù)研究的一大進(jìn)展。有一種基于信元的FIFO設(shè)計方法以供設(shè)計者在適當(dāng)?shù)臅r候選用。這個套子里面設(shè)計一些計數(shù)器，根據(jù)計數(shù)內(nèi)容對外提供相應(yīng)的信息?；締卧獮樽止?jié)，因此RAM的數(shù)據(jù)寬度為8位，一個信元的長度為53字節(jié)。當(dāng)一個信元區(qū)域中有一個完整的信元的時候，記分牌的相應(yīng)的寄存器被設(shè)置為‘1’，否則為‘0’。但是，在硬件上的實現(xiàn)卻要比這種只從邏輯上的思考要復(fù)雜。SRAM器件采用Hynix公司的HY64UD16322A?！　∠到y(tǒng)采用CPLD作為總控制器件。當(dāng)有新數(shù)據(jù)寫入時，數(shù)據(jù)從上一次存儲最后位置的下一個位置開始存入一個數(shù)據(jù)，EndPos就自動加1，保持與最后數(shù)據(jù)位置同步。起始位置StartPos自動加1。不難發(fā)現(xiàn)，寫數(shù)據(jù)的時候Address與EndPos一致，讀數(shù)據(jù)的時候Address與StartPos一致。由于格雷碼每次只變化一位，采用格雷碼可以有效地減少亞穩(wěn)態(tài)的產(chǎn)生。這種設(shè)計可以保證后面的觸發(fā)器獲得前一個觸發(fā)器輸出時，前一個觸發(fā)器已退出了亞穩(wěn)態(tài)，并且輸出已穩(wěn)定。 對上述問題,一般采用“結(jié)繩法”的設(shè)計方法，將慢時鐘周期信號通過分頻的方式將其周期增長，經(jīng)過雙鎖存采樣以后再使其恢復(fù)原來的時鐘周期。在讀寫地址相等或相差一個或多個地址的時候，滿標(biāo)志應(yīng)該有效，表示此時FIFO已滿，外部電路應(yīng)對FIFO發(fā)數(shù)據(jù)。這種實現(xiàn)方法邏輯簡單，但它是減法器形成的一個比較大的組合邏輯，因而限制了FIFO的速度。第二章FIFO工作原理簡介。第四章異步FIFO實現(xiàn)及主要方法。 2 異步FIFO工作原理簡介[9]在許多情況下，數(shù)據(jù)在跨越時鐘域時需要“堆積”起來，因此使用單個保持寄存器無法完成工作?！　』旧?，人們使用 FIFO 有兩個目的：速度匹配或數(shù)據(jù)寬度匹配?！　≡谒俣绕ヅ鋺?yīng)用中，每個端口（讀或?qū)懀┑臅r鐘不同。第一種方法是將讀、寫選通進(jìn)行同步，同時在各個時鐘域使用計數(shù)器來跟蹤 FIFO 中可用的項。寫計數(shù)器則從 FIFO 中項的總數(shù)開始計數(shù)，即所有項均可用來存儲數(shù)據(jù)。由于只要讀或?qū)懶盘柺怯行У?，每個計數(shù)器就會發(fā)生變化，因此較快的時鐘域就檢測到更多的讀、寫，超出較慢時鐘域?qū)嶋H發(fā)生的數(shù)量。讀端口為空時也會出現(xiàn)這種情況，因為同步過程會使寫選通信號延遲到達(dá)讀計數(shù)器。對 FIFO 的讀端口也是這樣。FIFO 可以將所有項都填滿數(shù)據(jù)，而不會出現(xiàn)數(shù)據(jù)被覆蓋或全空無數(shù)據(jù)可讀的情況。對大型 FIFO 來說，這些計數(shù)器也很大。異步設(shè)計中的指針比較更富有挑戰(zhàn)性，因為每個指針位于不同的時鐘域中，對信號總線的同步要求在同步握手信號期間總線不發(fā)生改變?？梢栽诟窭状a總線上使用同步器，因為每一次總線改變時只有一根信號線有變化，于是就消除了格雷碼總線各位通過不同同步器時的競爭情況。FIFO通常利用雙口RAM和讀寫地址產(chǎn)生模塊來實現(xiàn)其功能。為了實現(xiàn)正確的讀寫和避免FIFO的上溢或下溢，通常還應(yīng)給出與讀時鐘和寫時鐘同步的FIFO的空標(biāo)志（empty）和滿標(biāo)志（full），以禁止讀寫操作。從FIFO中讀出的數(shù)據(jù)順序與寫入的順序相同，而地址的順序則在內(nèi)部已經(jīng)預(yù)先定義好，因此，對FIFO芯片的操作不需要額外的地址信息。FIFO的深度：THE DEEPTH，它指的是FIFO可以存儲多少個N位的數(shù)據(jù)（如果寬度為N）。一般來說根據(jù)電路的具體情況，在兼顧系統(tǒng)性能和FIFO成本的情況下估算一個大概的寬度和深度就可以了。寫時鐘：寫操作所遵循的時鐘，在每個時鐘沿來臨時寫數(shù)據(jù)。 讀寫指針其實就是讀寫的地址，只不過這個地址不能任意選擇，而是連續(xù)的。怎樣判斷FIFO的滿/空就成了FIFO設(shè)計的核心問題。在讀寫地址相等或相差一個或多個地址的時候，滿標(biāo)志應(yīng)該有效，表示此時FIFO已滿，外部電路應(yīng)對FIFO發(fā)數(shù)據(jù)。這種實現(xiàn)方法邏輯簡單，但它是減法器形成的一個比較大的組合邏輯，因而限制了FIFO的速度。其中的一個方法就是使用格雷碼。第二就是使用冗余的觸發(fā)器，假設(shè)一個觸發(fā)器發(fā)生亞穩(wěn)態(tài)的概率為P，那么兩個及聯(lián)的觸發(fā)器發(fā)生亞穩(wěn)態(tài)的概率就為P的平方?？赡蹻IFO還未空/滿時就出現(xiàn)了空/滿標(biāo)志。觸發(fā)導(dǎo)向傳輸結(jié)構(gòu)的FIFO是由寄存器陣列構(gòu)成的，是由具有讀和寫地址指針的雙口RAM構(gòu)成。（2）數(shù)據(jù)集中起來進(jìn)行進(jìn)機(jī)和存儲，可避免頻繁的總線操作，減輕CPU的負(fù)擔(dān)；為了保證數(shù)據(jù)正確的寫入或讀出，而不發(fā)生益處或讀空的狀態(tài)出現(xiàn)，必須保證FIFO在滿的情況下，不能進(jìn)行寫操作。QuartusⅡ界面友好，使用便捷，被譽(yù)為業(yè)界最易用易學(xué)的EDA軟件。三、完全集成化QuartusⅡ的設(shè)計輸入、處理與較驗功能全部集成在統(tǒng)一的開發(fā)環(huán)境下，這樣可以加快動態(tài)調(diào)試、縮短開發(fā)周期。1985年Moorby推出它的第三個商用仿真器VerilogXL,獲得了巨大的成功，從而使得Verilog HDL迅速得到推廣應(yīng)用。目前最主要的硬件描述語言是VHDL和Verilog HDL。 HDL與原理圖輸入法的關(guān)系HDL和傳統(tǒng)的原理圖輸入方法的關(guān)系就好比是高級語言和匯編語言的關(guān)系。本設(shè)計采用verilog hdl。(4）布局布線：，即把設(shè)計好的邏輯安放到PLD/FPGA內(nèi)。 注意：本設(shè)計只做到模擬波形圖的階段。（英文：Gray Code, Grey Code,又稱作格雷碼，二進(jìn)制循環(huán)碼）是1880年由法國工程師JeanMauriceEmlle Baudot發(fā)明的一種編碼，是一種絕對編碼方式，典型格雷碼是一種具有反射特性和循環(huán)特性的單步自補(bǔ)碼，它的循環(huán)、單步特性消除了隨機(jī)取數(shù)時出現(xiàn)重大誤差的可能，它的反射、自補(bǔ)特性使得求反非常方便。由于這種編碼相鄰的兩個碼組之間只有一位不同，因而在用于風(fēng)向的轉(zhuǎn)角位移量－數(shù)字量的轉(zhuǎn)換中，當(dāng)風(fēng)向的轉(zhuǎn)角位移量發(fā)生微小變化(而可能引起數(shù)字量發(fā)生變化時，格雷碼僅改變一位，這樣與其它編碼同時改變兩位或多位的情況相比更為可靠，即可減少出錯的可能性。例：10011000 異或 01100001 結(jié)果：11111001這就是二進(jìn)制碼即十進(jìn)制12在干繩中最遠(yuǎn)的一行一個結(jié)代表1，次遠(yuǎn)的一個結(jié)代表10，如此等等。4 異步FIFO具體實現(xiàn)方法 亞穩(wěn)態(tài)問題的解決方案[8]在數(shù)字集成電路中，觸發(fā)器要滿足setup/hold的時間要求。亞穩(wěn)態(tài)雖然是不可避免的，但采用下面的計方法可以將其發(fā)生的概率降低到一個可以接受的程度。由于格雷碼每次只變化一位，因此采用格雷碼可以很好地節(jié)約功耗，有效地減少亞穩(wěn)態(tài)的產(chǎn)生，特別是在地址位比較多的情況下可以更好地解決亞穩(wěn)態(tài)的問題。圖42 兩級時鐘同時消除亞穩(wěn)態(tài) 雙觸發(fā)器法采用觸發(fā)器來同步異步輸入信號，如圖42中的兩級觸發(fā)器可以將出現(xiàn)亞穩(wěn)態(tài)的概率降低到一個很小的程度?！? 雖然兩級觸發(fā)器能有效地抑制亞穩(wěn)態(tài)，但增加了一級的D觸發(fā)器，這和格雷碼編碼法一樣會增加版圖面積。 對上述問題,一般采用“結(jié)繩法”的設(shè)計方法，將慢時鐘周期信號通過分頻的方式將其周期增長，經(jīng)過雙鎖存采樣以后再使其恢復(fù)原來的時鐘周期。這里主要考慮產(chǎn)生空、滿標(biāo)志的同步。異步FIFO邏輯框圖如圖44所示?！　≡诋惒紽IFO中，由FIFO讀時鐘產(chǎn)生讀地址rptr，寫時鐘產(chǎn)生寫地址wptr。其中， empty是屬于rclk時鐘域的。讀寫地址異步相比較產(chǎn)生低電平有效的空/滿標(biāo)志，其中異步滿信號(afull)要同步到寫時鐘域 (wclk)，異步空信號(aempty)要同步到讀時鐘域(rclk)，以消除亞穩(wěn)態(tài)的影響，并向外界輸出同步的空/滿信號?？梢?，afull由高變低與寫時鐘(wclk)同步，而由低變高則與讀時鐘(rclk)同步。用Verilog代碼實現(xiàn)如下：　　wire dirset=~((wptr[n]^rptr[n1]) amp?！　lways (posedge high or negedge dirset or negedge dirrst)　　if (!dirrst) direction = 1′b0。amp。 direction)?！　? else {wfull,wfull2} = {wfull2,~afull }。　　如圖46所示，異步比較法的關(guān)鍵是用異步比較的結(jié)果——信號的下降沿作為最終比較結(jié)果的復(fù)位信號，而其上升沿則用傳統(tǒng)的雙鎖存器法進(jìn)行同步，最終得到的信號的上升沿與下降沿都是屬于同一個時鐘域。例如一旦讀指針追上寫指針，就會立即聲明一個低電平有效的異步空信號aempty?？招盘杛empty是在讀時鐘域中同步aempty信號得到的。滿信號也有類似的情況。在字?jǐn)U展模式下，該端口為擴(kuò)展輸出端。在具體電路實現(xiàn)上, 2K字的FIFO計數(shù)器的輸出共有12個地址線，其中第12根是為了判斷滿和空標(biāo)志用的。在2K字的FIFO中一般把后高4位放在一起，先判斷正在讀的高4位和寫的高4位的大小關(guān)系，再對應(yīng)判斷其他低位的大小關(guān)系，看是否符合設(shè)計要求。此外，在FIFO的設(shè)計中還要考慮寫入和讀出的位寬是否相等，在不相等的情況下要設(shè)計輸入輸出的自動匹配，使輸出位寬等于輸入位寬。由于empty信號的聲明是因為讀指針的增加,而其失效是因為寫指針(寫時鐘域產(chǎn)生,異步于讀時鐘域)的增加,所以要把異步信號empty同步到讀時鐘域產(chǎn)生rempty信號。當(dāng)full/empty信號有效時，wfull/rempty會立即變?yōu)橛行?，?dāng)full/empty信號由有效變?yōu)闊o效時，可以看出wfull/rempty要進(jìn)經(jīng)過2個周期的延時才從有效變?yōu)闊o效，把這種空滿標(biāo)志稱作保守空滿標(biāo)志，但是不會影響FIFO的性能。空/滿信號的變化情況滿足設(shè)計要求。 設(shè)計方法的不足之處本文的異步FIFO設(shè)計使用格雷碼降低了亞穩(wěn)態(tài)的產(chǎn)生，但是還沒有完全消除，所以從設(shè)計上來說還沒有滿足要求，所以還需要改進(jìn)。對于要轉(zhuǎn)換成新時鐘域脈沖的較慢時鐘域電平信號，要采用邊沿檢測同步器。握手用來表示寄存器中的信號何時有效，何時可以采樣。input wrst_n,rrst_n。wire [7:0] wptr,rptr。assign wfulle=!wfull。input wrclk。output reg [n1:0] wptr。output reg [n1:0] rptr。wire dirset,dirrst,dirrst2。//reg [n1:0] wptr0,wptr1,rptr0,rptr1。 end wbin=wbnext。 wptr=wgnext。assign wgnext=(wbnext1)^wbnext。 rbin=0。d0。d0。(~(wptr[n2]^rptr[n1])))。always (posedge high or negedge dirset or negedge dirrst2) direction=1。(~direction))。b11。 else if(!empty)data,wraddress,b0),.addressstall_a (139。b1),.clocken0 (139。b0))。 = CLOCK1, = BYPASS, = Cyclone II, = 256, = DUAL_PORT, = CLOCK1, = CLOCK1, = 8, = 8,60～61.[8] 魏芳，劉志軍，. 電子技術(shù)應(yīng)用，～102.[9] Cummings C E, Alfke P. Simulation and synthesis techniques　for asynchronous FIFO design with asynchronous pointer parisons [Z]. SNUG, ～18.[10] :電子工業(yè)出版社,～225.第 39 頁 共 39 頁