vhdl課程設(shè)計(jì)--四路搶答計(jì)時(shí)器設(shè)計(jì)-預(yù)覽頁
【正文】 信號(hào)以后，搶答者開始回答問題。第三者組搶答完畢后，由主持人打分，答對(duì)一次加 10 分階段，錯(cuò)則減 10 分。形成第一搶答信號(hào)后，用編碼、譯碼及數(shù)碼顯示電路顯示第一搶答者的組別，控制揚(yáng)聲器發(fā)出音響，并啟動(dòng)答題計(jì)時(shí)電路。答題有無效作憑主持人來判斷。并將分?jǐn)?shù)顯示在計(jì)分屏幕上。加法器和減法器電路中的單脈沖分別為加分和減分按鈕，而兩個(gè)電路中的清零電平開關(guān)就是復(fù)位按鈕。顯示部分采用動(dòng)態(tài)掃描 4 位 LED 顯示接口電路 , LED 動(dòng)態(tài)顯示是單片機(jī)中應(yīng)用最為廣泛的一種顯示方式 , 其接口電路是把所有顯示器的 8 個(gè)筆劃段 a~dp 同名端并聯(lián)在一起 , 而每一個(gè)顯示器的公共極 COM 是各自獨(dú)立地受 I/O 線控制 , CPU 的字段輸出口送出字形碼時(shí) , 所有顯示器由于同名端并連接收到相同的字形碼 , 但究竟哪個(gè)顯示器亮 , 則取決于 COM 端 , 而這一端是由 I/O 控制的 , 所以就可以自行決定何時(shí)顯示哪一位了 , 在輪流點(diǎn)亮掃描過程中 , 每位顯示器的點(diǎn)亮?xí)r間表是極為短暫的 , 但由于人的視覺暫留現(xiàn)象及發(fā)光二極管的余輝將就盡管實(shí)際上各位顯示器并非同時(shí)點(diǎn)亮 , 但只要掃描速度足夠快 , 給人的印象就是一組穩(wěn)定的顯示數(shù)據(jù) , 不會(huì)有閃爍感。 模塊 LXL 模塊 LXL 是一個(gè)利用 鎖 存實(shí)現(xiàn)搶答的輸入部分，此模塊在任意選手按下按鍵后，輸出高電平給鎖存器，所存當(dāng)時(shí)的按鍵狀態(tài)。這樣一來 d1,d2,d3,d4 四個(gè)選手的搶答信號(hào)經(jīng)過篩選后與主持人的信號(hào)形成了雙輸入，構(gòu)成了 搶答器的基本搶答部分。利用多選擇控制的 IF 語句，實(shí)現(xiàn)信號(hào) CLK與數(shù)碼管片選輸出信號(hào)的選擇關(guān)系 。 如圖 所 示 ， 其 輸 入 信 號(hào)d1,d2,d3,d4,clk,clr。實(shí)現(xiàn)了樞紐作用， 承載著各個(gè)模塊的銜接，是該四路搶答計(jì)時(shí)器的核心部分，尤為重要。該段程序采用我們所熟悉的case 語句進(jìn)行編譯，即使定義了很多的輸入信號(hào)和輸出信號(hào) ，在語句的編譯以及仿真過程中思路都會(huì)非常的清晰 ，該段程序還可以使用變量賦值的方法進(jìn)行編譯，考慮到工作量的問題，最后沒有選則這種方法。 圖 七段譯碼器 以上是我對(duì)本次設(shè)計(jì)四路搶答計(jì)時(shí)器各個(gè)模塊的介紹，以及它們所實(shí)現(xiàn)的功能。模塊 LBCKB 是鎖存器模塊，在任一選手按下按鍵后鎖存，鎖存的同時(shí)送出 ALM 信號(hào)，實(shí)現(xiàn)聲音提示。模塊DISP，它是七段譯碼器，驅(qū)動(dòng)數(shù)碼管。要求回答問題時(shí)間小于等于 100S（顯示為 0~99），時(shí)間顯示采用倒計(jì)時(shí)方式，當(dāng)達(dá)到限定時(shí)間時(shí)，發(fā)出聲響以示警告。到此，這個(gè)有我修改的四路搶答計(jì)時(shí)器就基本告一段落了，在前面我曾提到，這個(gè)系統(tǒng)擁有提示音，所以其中還包含 有上升沿觸發(fā)模塊，這其中的只是我們在 VHDL 的實(shí)驗(yàn)中，老師給我們詳細(xì)認(rèn)真的講解過，由于剛剛做完 VHDL 實(shí)驗(yàn)，所以在做的時(shí)候就比較容易一些了，此模塊的主要功能是只在 sound 的上升沿時(shí)送出一個(gè)時(shí)鐘周期的高電平，接蜂鳴器做聲音提示。我們從應(yīng)用的角度學(xué)習(xí)了 VHDL 編程技術(shù)，并進(jìn)行了實(shí)驗(yàn)以及課程設(shè)計(jì)，鞏固了我們課上所學(xué)的知識(shí)，在此感謝我們的指導(dǎo)老師馮福生老師對(duì)我們的悉心指導(dǎo)，是馮老師帶我們從對(duì) VHDL 編程技術(shù)的一無所知到完成 VHDL 編程技術(shù)課程設(shè)計(jì)，養(yǎng)成了我們對(duì)這門課程的積極性與熱愛，為今后要學(xué)習(xí)的集成電路前端設(shè)計(jì)打下基礎(chǔ)。 q:out std_logic)。 end if。 Use 。 architecture sel_arc of sel is begin process(clk) variable aa:integer range 0 to 7。 end process。 Entity lockb is Port(d1,d2,d3,d4:in std_logic。 architecture lock_arc of lockb is begin process(clk) begin if clr=’0’ then q1=’0’。 alm=’0’。 q4=d4。 end lock_arc。 q:out std_logic_vector(3 downto 0))。d2amp。 when 1011=q=0010。 end case。 Use 。 End ch31a。 When others=q=”1111”。 6．模塊 COUNT library ieee。 h,l:out std_logic_vector(3 downto 0)。 begin if clk39。139。 hh:=hh1。039。 end if。 end count_arc。 Q:out std_logic_vector(6 downto 0))。 When”0010”=q=”1011011”。 When”0110”=q=”1111101”。 When others=q=”0000000”。
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