vhdl課程設(shè)計--四路搶答計時器設(shè)計-全文預(yù)覽
【正文】 以隨意的設(shè)置，在計時完畢后，會有信號輸出給發(fā)生器就會產(chǎn)生警報音伴隨著倒計時的結(jié)束而響起，這就實(shí)現(xiàn)了倒計時結(jié)束發(fā)出警報音的功能，也就和其他的搶 答器區(qū)別開來了。 圖 鎖存器 模塊 CH41A 模塊 CH41A，這個模塊實(shí)現(xiàn)了將搶答的結(jié)果轉(zhuǎn)化為二進(jìn)制數(shù)的功能。輸出信號 q1,q2,q3,q4,alm。它輔助模塊 LXL 與其并發(fā)進(jìn)行， 圖 所示， 產(chǎn)生的信號在模塊五匯總最終轉(zhuǎn)換成輸入信號送到倒計時器。 如圖， 這個模塊的實(shí)現(xiàn)利用的是二選一控制的 IF 語句。由于沒有時鐘同步，所以所存的延時時間只是硬件延時時間，從而出現(xiàn)錯誤的概率接近零。 確定了通過七大模塊實(shí)現(xiàn)的搶答功能與計時功能的設(shè)計思想，接著就要進(jìn)行程序的設(shè)計 與調(diào)試 和 利用 MAX+plus II對各個模塊功能的仿真最終實(shí)現(xiàn)一個合格的功能完整的四路搶答計時器 用整體框圖 描述 四路搶答計時器 四路搶答計時器的整體框圖 數(shù)碼管片選信號 鎖存器模塊 LOCKB 同步信號 按 鍵 D1 二進(jìn)制轉(zhuǎn)換 倒計時模塊 倒計時模塊 七段數(shù)碼管譯碼電路 蜂鳴器 七段數(shù)碼管 D1 D1 D1 按 鍵 2 按 鍵 1 顯示模塊 第 3 章 四路搶答計時器設(shè)計 在本學(xué)期的硬件知識學(xué)習(xí)中，我們曾在單片機(jī)實(shí)驗(yàn)中做過 8 路搶答器，在接口實(shí)驗(yàn)中做過 8路搶答器，而現(xiàn)在的 VHDL課程設(shè)計之前 ，我第一個念頭就是能否利用 VHDL編程技術(shù)實(shí)現(xiàn)一個簡單的帶有倒計時功能的八路搶答器，隨后我?guī)е蓡柸?圖書館借閱相關(guān)書籍，在一本名為《 VHDL 數(shù)字電路設(shè)計與應(yīng)用實(shí)踐教程》的書中找到了相似的程序，可是這個程序不包含倒計時功能而且是一個 4 路搶答器，可是其他的模塊都符合我的思路， 在看過其他相關(guān)的書籍后發(fā)現(xiàn)實(shí)現(xiàn) 8 路搶答器的工作量太大，由于我們也是剛剛接觸 VHDL 這門課程，我們所學(xué)的知識，以及我們所掌握的技術(shù)還不足以完成過于復(fù)雜的程序設(shè)計。 顯示功能是將計分電路中的計分結(jié)果通過掃描并顯示出來于屏幕上。本模塊采用74LS112 芯片，設(shè)置成兩個電路一個加法器和一個減法器。本模塊由比較器 C1 和 C2，基本 RS 觸發(fā)器和三極管 T1 組成。本模塊采用 74HC373 芯片，一開始，當(dāng)所 有開關(guān)均未按下時，鎖存器輸出全為高電平，經(jīng)８輸入與非門和非門后的反饋信號仍為高電平，該信號作為鎖存器使能端控制信號，使鎖存器處于等待接收觸發(fā)輸入狀態(tài)；當(dāng)任一開關(guān)按下時，輸出信號中必有一路為低電平，則反饋信號變?yōu)榈碗娖?，鎖存器剛剛接收到的開關(guān)被鎖存，這時其它開關(guān)信息的輸入將被封鎖。 （ 4）掃描顯示功能。此時，顯示器從初始值開始計時，計至 0 時停止計數(shù)。同時電路處于自鎖狀態(tài)，使其他組的搶答器按鈕不起作用。 該四路搶答計時器 的設(shè)計 分為 七 個 模塊： LXL 模塊、 SEL 模塊、 LOCKB模塊 、 CH41A 模塊 、 CH31A 模塊、 COUNT 模塊、 DISP 模塊 。這個搶答器的搶答部分具有較高的靈活性，可以在不變動很多代碼的基礎(chǔ)上將四路搶答器該為其他的如八路搶答器等，只是工作量加大而其中的原 理類似，不用大的改動。當(dāng)達(dá)到限定時間時，發(fā)出聲響以示警告。 通過課程設(shè)計深入理解 VHDL語言的精髓 和掌握運(yùn)用所學(xué)的知識 ，達(dá)到課程設(shè)計的目標(biāo)。通過學(xué)習(xí)的 VHDL語言結(jié)合電子電路的知識理論聯(lián)系實(shí)際，掌握所學(xué)的課程知識，學(xué)習(xí)基本單元電路的綜合設(shè)計應(yīng)用通過對四路搶答計時器的設(shè)計，鞏固和綜合運(yùn)用所學(xué)的課程，擺脫一維的思維模式，以多維并發(fā)的思路來完成 VHDL的程序設(shè)計。 任務(wù)是通過二周的時間，基本掌握 EDA的基本方法，熟悉一種 EDA軟件（ MAX+plus II），并能利用 EDA軟件設(shè)計一個電子技術(shù)綜合問題。而與非門和非門后的反饋信號的高電平作為解鎖存，用 555定時器的模型來倒計時，同時以脈沖信號來控制加法器和減法器來控制搶答過程中的計分，應(yīng)用二極管和數(shù)碼顯示管為主要部件來設(shè)計掃描顯示器則降低了其復(fù)雜性、高故障性以及顯示方式簡單的問題。要求回答問題時間小于等于 100s(顯示為0~99)，時間顯示采用倒計時方式。 在該搶答器中，設(shè)置其為四路搶答，在任一選手按下按鍵后，鎖存器完成鎖存，對其余選手的請求能不做響應(yīng)，只有在主持人按下按鍵復(fù)位后才可以再次搶答。 第 2 章 四路搶答計時器的 設(shè)計思想 四路搶答計時器的總體思想 利用 VHDL 設(shè)計 該四路 搶答 計時 器的各個模塊，并使用 MAX+plus II 對 各模塊 進(jìn)行仿真驗(yàn)證 。在主持人發(fā)出搶答指令后，若有參賽者按搶答器按鈕，則該組指示燈亮，顯示器顯示出搶答者的組別。在主持人對搶答組別進(jìn)行確認(rèn)，并給出倒計時計數(shù)開始
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