【正文】 體的顏色統(tǒng)一設(shè)置成黑色。 注： 由于 網(wǎng)站資料 權(quán)威性不確定，且目前中國(guó)期刊網(wǎng)和電子圖書(shū)資源很豐富，故 網(wǎng)站資料不得 作為 畢業(yè) 論文（設(shè)計(jì)）的 參考文獻(xiàn) 文獻(xiàn)類型標(biāo)志說(shuō)明： 普通圖書(shū) M ，會(huì)議記錄 C，匯編 G，報(bào)紙 N，期刊 J，學(xué)位論文 D，報(bào)告 R，標(biāo)準(zhǔn) S，專利 P，數(shù)據(jù)庫(kù) DB，計(jì)算機(jī)程序 CP。 2． 1． 1 （仿宋體小四號(hào)） （ 小四宋體） 。 1 材料與方法 （仿宋體四號(hào)） 1． 1 （黑體小四號(hào)） （ 小四宋體） 。每一頁(yè)的上方 (天頭 )和左側(cè) (訂口 )分別留邊 25mm，下方 (地腳 )和右側(cè) (切口 )應(yīng)分別留邊 20mm，裝訂線 5 mm，頁(yè)眉和頁(yè)腳為 0。 文后參考文獻(xiàn)的編寫(xiě)方式，是依正文中參考文獻(xiàn)序號(hào)的次序排列所有的參考文獻(xiàn)，且一個(gè)參考文獻(xiàn)只能出現(xiàn)一次。所 列 出的文獻(xiàn)，應(yīng)當(dāng)是作者親自閱讀或引用過(guò)的 ，出處要翔實(shí) ， 要 進(jìn)行核實(shí)查對(duì)。如不可能導(dǎo)出應(yīng)有的結(jié)論，也可以沒(méi)有結(jié)論而進(jìn)行必要的討論 ， 闡述本課題研究中存在的問(wèn)題及進(jìn)一步開(kāi)展研究的建議。 正文中的圖表和計(jì)量單位要規(guī)范。 (2)正文 正文 是對(duì)研究工作 與研究?jī)?nèi)容 的詳細(xì)表述 ， 一般由標(biāo)題、文字、表格或公式等部分組成。 5. 正文 畢業(yè)論文（設(shè)計(jì)）的正文包括前言（引言）、正文、結(jié)論三個(gè)部分。 關(guān)鍵詞不宜用非通用的代號(hào)和分子式。摘要中通常不用圖表、化學(xué)結(jié)構(gòu)式以及非公知公用的符號(hào)和術(shù)語(yǔ)。排除在本學(xué)科領(lǐng)域已成為常識(shí)的內(nèi) 容，不得重復(fù)題 目 中已有的信息。 4. 中外文摘要及關(guān)鍵詞 摘要是 對(duì) 畢業(yè)論文（設(shè)計(jì)）內(nèi)容不加注釋和評(píng)論的簡(jiǎn)短陳述。 3. 題 目 論文（設(shè)計(jì)）題目要 恰當(dāng)、簡(jiǎn)明 、凝練，能夠 反映論文 的主題及其 內(nèi)容，做到文、題貼切。 附件 2： 大學(xué) 本科 畢業(yè)論文（設(shè)計(jì)）撰寫(xiě)規(guī)范 一、 畢業(yè)論文（設(shè)計(jì)）文本結(jié)構(gòu) 畢業(yè)論文（設(shè)計(jì)） 主要由 8個(gè)部分組成： ① 封面 ； ②目錄 ； ③ 題 目 ； ④ 中外文摘要； ⑤ 正文； ⑥ 參考文獻(xiàn)； ⑦ 謝辭； ⑧ 附錄。 （八） 組織答辯 學(xué)院（ 系）成立答辯委員會(huì)，組織答辯小組對(duì)學(xué)生進(jìn)行論文答辯，答辯日程安排通知教務(wù)處，并做好答辯記錄，給出答辯成績(jī)。 1．指導(dǎo)教師做好指導(dǎo)工作，定期檢查學(xué)生的工作進(jìn)度和質(zhì)量，及時(shí)解答和處理學(xué)生提出的有關(guān)問(wèn)題； 2．學(xué)院（系）要隨時(shí)了解、檢查論文寫(xiě)作進(jìn)展情況，及時(shí)研 究協(xié)調(diào)處理畢業(yè)論文寫(xiě)作過(guò)程中的有關(guān)問(wèn)題。 endmodule 13 附件 1： 大學(xué)本科畢業(yè)論文（設(shè)計(jì)）工作程序 工作程序及要求 完成時(shí)間 第一階段（準(zhǔn)備階段） （一） 確定題目和指導(dǎo)教師 （系）成立 畢業(yè)論文（設(shè)計(jì)）領(lǐng)導(dǎo)小組； （系）向教師（具有講師以上職稱或具有研究生學(xué)歷的助教）分派指導(dǎo)論文（設(shè)計(jì)）任務(wù)，院（系）公布備選題目一覽表； （系）召開(kāi)指導(dǎo)教師和學(xué)生參加的畢業(yè)論文（設(shè)計(jì)）布置大會(huì)； 、學(xué)術(shù)特長(zhǎng)選定論文題目， 確定指導(dǎo)教師，也可與指導(dǎo)教師協(xié)商后確定論文題目 ； （系）將選題結(jié)果匯總成表，報(bào)教務(wù)處實(shí)踐教學(xué)科備案。 //發(fā)送一位數(shù)據(jù) ,則計(jì)數(shù)器加 1 end 12 else if ( iSend = = 8) //如果數(shù)據(jù)位發(fā)送完畢 ,則發(fā)送校驗(yàn)位 begin tt = check。amp。 startB it = 1。//寄存器 check,用來(lái)存放將要發(fā)送的數(shù)據(jù)校驗(yàn)位 CNT CNT (CLK_10MHz, CLK_9600Hz, resetSend)。 //寄存器 ack,用來(lái)判斷發(fā)送模塊是否已經(jīng)復(fù)位 reg startB it。 input [ 7: 0 ] NSend。 //接收一位數(shù)據(jù) ,則計(jì)數(shù)器加 1 end else //如果接收到的數(shù)據(jù)位大于 8位 ,則停止接收數(shù)據(jù) k = 0。 if ( a = = 0) //如果接收控制寄存器 a表明可以接收數(shù)據(jù) ,則開(kāi)始接收數(shù)據(jù) begin if ( i 8 amp。 a = 1。 //計(jì)數(shù)器 i,用來(lái)記錄接收到的數(shù)據(jù)位的數(shù)目 reg a。 input CLK_10MHz, N , reset。 H = H + 1。 Num=0。 //輸入信號(hào) :時(shí)鐘信號(hào) CLK與復(fù)位信號(hào) reset reg [10: 0 ]H。 措施 :合并 always語(yǔ)句塊 ,即把引 發(fā)同一變量改變的過(guò)程敏感事件用 o r連接起來(lái)放在一個(gè) always語(yǔ) 句塊中 。 措施 :盡量減少 if語(yǔ)句的嵌套層數(shù) ,這樣可以減少閱讀程序的復(fù)雜度和程序調(diào)試的復(fù)雜度 ,能夠更容 易發(fā)現(xiàn)錯(cuò)誤以便及時(shí)尋找到解決方案。圖 10中 N信號(hào)為接收時(shí)的輸入信號(hào) ,接收完 成后數(shù)據(jù)存放到寄存器 [7: 0] Q中 ,可以看到 Q中存放的 8 位數(shù)據(jù)是 00110110,正是“ 6”的 ASCII碼。 。 發(fā)送模塊實(shí)現(xiàn)的仿真結(jié)果如圖 11所示 。 iSend = iSend + 1。 iSend 8) //如果起始位已經(jīng)發(fā)送 , 則開(kāi)始發(fā)送數(shù)據(jù)位 begin if ( NSend [iSend] = = 1) //校驗(yàn)位的計(jì)算 check = check^IN Send [ iSend ]。 iSend = 0。//分頻器進(jìn)行分頻 always (posedge CLK_9600Hz or posedge resetSend) begin if ( resetSend) / /如果復(fù)位信號(hào)到來(lái) ,則進(jìn)行模塊初始化 begin ack = 1。 //寄存器 startB it,用來(lái)判斷數(shù)據(jù)起始位是否已經(jīng)發(fā)送 reg [ 3: 0 ] iSend。 //輸入的并行信號(hào) input resetSend。 6 發(fā)送模塊實(shí)現(xiàn)的流程如圖 10所示 。 發(fā)送模塊實(shí)現(xiàn)的功能是將要發(fā)送的 8位并行數(shù)據(jù)變?yōu)榇袛?shù)據(jù) ,同時(shí)在數(shù)據(jù)頭部加起始位 ,在數(shù)據(jù)位尾部加奇偶校驗(yàn)位和停止位。 9所示 。 i = i + 1。 a = = 1) //如果數(shù)據(jù)起始位到來(lái) ,則準(zhǔn)備接收數(shù)據(jù) a = 0。//分頻器進(jìn)行分頻 always (posedge CLK_9600Hz or posedge reset) Begin if ( reset) //如果復(fù)位信號(hào)到來(lái) ,則進(jìn)行模塊初始化 i = 0。 //寄存器 P,存放接收到的串行數(shù)據(jù)值 reg [ 3: 0 ] i。 module UART ( N , CL K_10MHz, Q,reset)。當(dāng) UART接收模塊復(fù)位后，接收模塊一直在等待 RxD的電平跳轉(zhuǎn)。 H = H + 1。 Num=0。 //輸入信號(hào) :時(shí)鐘信號(hào) CLK與復(fù) 位信號(hào) reset reg [10: 0 ]H。 波特率發(fā)生器模塊實(shí)現(xiàn)的流程如圖 6所示 。 圖 5 UART 的三個(gè)子模塊 波特率發(fā)生器模塊的實(shí)現(xiàn) 。 圖 4 UART的幀格式 UART 的實(shí)現(xiàn) 比較復(fù)雜的數(shù)字電子系統(tǒng)的設(shè)計(jì)往往采用自頂向下 ( Top Down)的方法 ,即首先把設(shè)計(jì)任務(wù)劃分成幾個(gè)模塊 ,然后分模塊進(jìn)行設(shè)計(jì)。在使用中，該位常取消。 UART的基本特點(diǎn)是：在信號(hào)線上共有兩種狀態(tài)，分別用邏輯 1 (高電平 )和邏輯 0（低電平）來(lái)區(qū)分。 8250、 N S16450等芯片都是常見(jiàn)的 UART 器件，這類芯片具有多種功能，還有許多輔助模塊（ FIFO），但在實(shí)際應(yīng)用中有時(shí)只需要使用 UART的部分功能，因而會(huì)造成一定的資源浪費(fèi)。 當(dāng)八位數(shù)據(jù)接收完畢，則跳轉(zhuǎn)到停止?fàn)顟B(tài)， state_rec=9，此時(shí)無(wú)論接收端口電平高低，均在下一個(gè)狀態(tài)周期跳轉(zhuǎn)回空閑狀態(tài)，準(zhǔn)備接受下一位數(shù)據(jù)。如圖 3 所示的即為接收器的硬件連接示意圖，數(shù)據(jù)從計(jì)算機(jī)的串口 TxD端傳送給 FPGA 的 RxD端，最后由 LED 顯示出數(shù)據(jù)。 第三章 課題詳 細(xì)設(shè)計(jì)與實(shí)現(xiàn) UART 的整體設(shè)計(jì) 一般 UART 通信通過(guò)兩條信號(hào)線完成數(shù)據(jù)的全雙工通信任務(wù)。 軟件設(shè)計(jì) 軟件采用 Altera 公司的 MAX+PLUSⅡ設(shè)計(jì)邏輯結(jié)構(gòu) ,設(shè)計(jì)的內(nèi)容包括通用 I/O 地址譯碼器、各個(gè)寄存器以及 UART 核。分析 UART 的結(jié)構(gòu)，可以看出 UART 主要由數(shù)據(jù)總線接口、控制邏輯接口、波特率發(fā)生器、發(fā)送邏輯和結(jié)束邏輯等部分組成，各部分間的關(guān)系如圖 1 所示。它的全名是“數(shù)據(jù)終端設(shè)備（ DTE）和數(shù)據(jù)通訊設(shè)備（ DCE）之間串 行二進(jìn)制數(shù)據(jù)交換接口技術(shù)標(biāo)準(zhǔn)” (RS232C,其中 C 表示此標(biāo)準(zhǔn)修改了三次 ).標(biāo)準(zhǔn)中包括了電氣和機(jī)械方面的規(guī)定 .該標(biāo)準(zhǔn)規(guī)定采用一個(gè) 25 個(gè)腳的 DB25 連接器，對(duì)連接器的每個(gè)引腳的信號(hào)內(nèi)容加以規(guī)定，還對(duì)各種信號(hào)的電平加以規(guī)定 .后來(lái)隨著設(shè)備的不斷改進(jìn) ,成了目前大家普遍見(jiàn)到的 9 腳。 FPGA 采用了邏輯單元陣列 LCA（ Logic Cell Array）這樣一個(gè)概念，內(nèi)部包括可配置邏輯模塊 CLB（ Configurable Logic Block）、輸出輸入模塊 IOB（ Input Output Block）和內(nèi)部連線（ Interconnect）三個(gè)部分。它是作為 專用集成電路 （ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn)的，既解決了定制電路的不足，又克服了 原有可編程器件門(mén)電路數(shù)有限的缺點(diǎn)。是 1970 年由美國(guó)電子工業(yè)協(xié)會(huì)（ EIA）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計(jì)算機(jī)終端生產(chǎn)廠家共同制定 的用于串行通訊的標(biāo)準(zhǔn)。 UART 處理的是并行數(shù)據(jù)轉(zhuǎn)為串行信號(hào)和串行數(shù)據(jù)轉(zhuǎn)為并行，但并不是簡(jiǎn)單的轉(zhuǎn)換。 I/O 地址譯碼器和 UART 核使用硬件描述語(yǔ)言 VHDL 來(lái)編寫(xiě)實(shí)現(xiàn)。 地。我們所做的設(shè)計(jì)主要為數(shù)據(jù)接收模塊。如果低電平?jīng)]有保持兩個(gè)時(shí)隙，則重新回到空閑狀態(tài)，state_rec=0。 UART允許在串行鏈路上進(jìn)行全雙工通信，在數(shù)據(jù)通信及控制系統(tǒng)中得到了廣泛的應(yīng)用。 TxD 是 UART發(fā)送端，為輸出； RxD是 UART接收端，為輸入。然后發(fā)送校驗(yàn)位 ,校驗(yàn) 位一般用來(lái)判斷傳輸?shù)臄?shù)據(jù)位有無(wú)錯(cuò)誤 ,一般是奇偶校驗(yàn)。這種格式是由起始位和停止位來(lái)實(shí)現(xiàn)字符的同步，如圖 1所示。波特率發(fā)生器專門(mén)產(chǎn)生一個(gè)本地時(shí)鐘信號(hào)來(lái)控制 UART的接收與發(fā)送； UART接收模塊的用途是接收 RxD端的串行信號(hào) ,并將其轉(zhuǎn)化為并行數(shù)據(jù)； UART發(fā)送模塊的用途是將準(zhǔn)備輸出的并行數(shù)據(jù)按照基本 UART幀格式轉(zhuǎn)為串行數(shù)據(jù)從 TxD 端串行輸出 。故設(shè)要求的波特率因子為 M ,則 1042960010 ?? HZMHZM 。 input CLK, reset。 //輸出信號(hào) always (posedge CLK or posedge reset) begin if ( reset) //復(fù)位信號(hào)到來(lái) ,進(jìn)行模塊初始化 begin H = 0。 else //當(dāng)計(jì)數(shù)器的值大于 521時(shí) ,輸出為高電平 num = 1。 波特率發(fā)生器模塊實(shí)現(xiàn)的仿真結(jié)果如圖 7所示 圖 6 波特率發(fā)生器模塊實(shí)現(xiàn)的流程 圖 7 現(xiàn)原理 UART通訊模塊是從 RxD端接收數(shù)據(jù)的， RxD端由邏輯 1跳變?yōu)檫壿?0可視為一個(gè)數(shù)據(jù)幀的開(kāi)始，所以接收模塊首先要判斷起始位。 接收模塊實(shí)現(xiàn)的流程如圖 8所示 。 //輸出的并行信號(hào) reg [ 7: 0 ] P。 //寄存器 k,用來(lái)判斷模塊是否完成數(shù)據(jù)接收 CNT CNT (CLK_10MHz, CLK_9600Hz