【正文】 章名．編者名．會(huì)議名稱，會(huì)議地址，年份．出版地，出版者， 出版年 :引用部分起止頁(yè) 學(xué)位論文類參考文獻(xiàn) 序號(hào) └─┘ 研究生名．學(xué)位論文題目．出版地．學(xué)校（或研究單位）及學(xué)位論文級(jí)別．答 辯年份 :引用部分起止頁(yè) 西文文獻(xiàn)中第一個(gè)詞和每個(gè)實(shí)詞的第一個(gè)字母大寫(xiě)，余者小寫(xiě)；俄文文獻(xiàn)名第一個(gè)詞和專有名詞的第一個(gè)字母大寫(xiě)，余者小寫(xiě)；日文文獻(xiàn)中的漢字須 用日文漢字，不得用中文漢字、簡(jiǎn)化漢字代替。 經(jīng)濟(jì)、管理類論文引用文獻(xiàn)，若引用的是原話，要加引號(hào)，一般寫(xiě)在段中；若引的不是原文只是原意，文前只需用冒號(hào)或逗號(hào)，而不用引號(hào)。 2 表 1 理工類論文層次代號(hào)及說(shuō)明 層次名稱 示 例 說(shuō) 明 章 第 1章 □□??□ 章序及章名居中排，章序用阿拉伯?dāng)?shù)字 節(jié) □□??□ 題序頂格書(shū)寫(xiě)，與標(biāo)題間空 1字，下面闡述內(nèi)容另起一段 條 □□??□ 款 □□???□ □□??□□□□?? 題序頂格書(shū)寫(xiě)，與標(biāo)題間空 1 字，下面闡述內(nèi)容在標(biāo)題后空 1字接排 項(xiàng) (1)□□?□ □□?□□?□□□□□□?? 題序空 2字書(shū)寫(xiě)，以下內(nèi)容接排，有標(biāo)題者，闡述內(nèi)容在標(biāo)題后空 1字 ↑ ↑ 版心左邊線 版心右邊線 表 2 文管類論文層次代號(hào)及說(shuō)明 章 節(jié) 條 款 項(xiàng) 一、□□□□□ （一）□□□□ 1.□□□□ □□□□□□□□□□□□□□□□□□□□□□□□□□□□□□ （ 1）□□□□ □□□□□□□□□□□□□□□□□□□□□ □□□□□□□□□□□ ①□□□□□ 居中書(shū)寫(xiě) 空 2字書(shū)寫(xiě) 空 2字書(shū)寫(xiě) 空 2字書(shū)寫(xiě) 空 2字書(shū)寫(xiě) ↑ ↑ 版心左邊線 版心右邊線 各層次題序及標(biāo)題不得置于頁(yè)面的最后一行（孤行）。字?jǐn)?shù)一般在 15字以內(nèi)，不得使用標(biāo)點(diǎn)符號(hào)。 正文章、節(jié)題目（理工類要求編寫(xiě)到第 3級(jí)標(biāo)題，即□ .□ .□。摘要、目錄等文前部分的頁(yè)碼用羅馬數(shù)字單獨(dú)編排，正文以后的頁(yè)碼用阿拉伯?dāng)?shù)字編排 。頁(yè)眉的文字用五號(hào)宋體，頁(yè)眉文字下面為 2條橫線（兩條橫線的長(zhǎng)度與版芯尺寸相同，線粗 磅 ） 。論文正文滿頁(yè)為 29行，每行 33個(gè)字，字號(hào)為小四號(hào)宋體，每頁(yè)版面字?jǐn)?shù)為 957個(gè)，行間距為固定值 20磅。 外語(yǔ)類 論文正文字?jǐn)?shù) 8 000－ 10 000個(gè)外文單詞。 附錄 如 開(kāi)題報(bào)告 、文獻(xiàn)綜述、外文譯文及外文文獻(xiàn)復(fù)印件、公式的推導(dǎo)、程序流程圖、圖紙、數(shù)據(jù)表格等有些不宜放在正文中，但有參考價(jià)值的內(nèi)容可編入論文的附錄中。但對(duì)于工程設(shè)計(jì)類論文，各種標(biāo)準(zhǔn)、規(guī)范和手冊(cè)可作為參考文獻(xiàn)。論文中要注重引用近期發(fā)表的與論文工作直接有關(guān)的學(xué)術(shù)期刊類文獻(xiàn)。 論文主體各章后應(yīng)有一節(jié)“本章小結(jié)”。緒論只是文章的開(kāi)頭，不必寫(xiě)章號(hào) 。 15 論文正文 論文正文包括緒論、論文主體及結(jié)論等部分。 摘要應(yīng)扼要敘述論文的研究目的、研究方法、研究?jī)?nèi)容和主要結(jié)果或結(jié)論，文字要精煉，具有一定的獨(dú)立性和完整性，摘要一般應(yīng)在 300字左右。 論文結(jié)構(gòu)及要求 論文包括題目、中文摘要、外文摘要、目錄、正文、參考文獻(xiàn)、致謝和附錄等幾部分。 14 大學(xué)本科生畢業(yè)設(shè)計(jì) （論文） 撰寫(xiě)規(guī)范 本科生畢業(yè)設(shè)計(jì)（論文）是學(xué)生在畢業(yè)前提交的一份具有一定研究?jī)r(jià)值和實(shí)用價(jià)值的學(xué)術(shù)資料。139。039。 end if。 then m:=0。 end process。 Num:=0。 Q=0000000000。 then Enable=39。 begin Valid=Enable and Hold。139。 Q:out std_logic_vector(0 to 9)。 end count13_arc。039。 end if。139。039。 Clock1,Clock3:out std_logic)。 end _arc。 count:=count+1。 serial=39。 architecture _arc of is begin process(clk) variable count:integer range 0 to 9 :=0。 entity is port(clk,en:in std_logic。 clk_div13= clk_temp。 ELSE count = count +1。) THEN IF(count=00001101) THEN count = (OTHERS =39。 SIGNAL clk_temp : STD_LOGIC。 ENTITY clk_div IS PORT(clk : IN STD_LOGIC。 [3] .微機(jī)原理與接口技術(shù)（第二版），田輝，高等教育出版社 .2020 [4].EDA技術(shù)實(shí)用教程 —— VHDL版（第四版），科學(xué)出版社 11 附錄 1 發(fā)送電路的 波特率發(fā)生器的 VHDL LIBRARY IEEE。這也是系統(tǒng)沒(méi)有多少故障的主要原因。 實(shí)驗(yàn)中由于詳 細(xì)劃分了子模塊、各模塊的實(shí)現(xiàn)都仔細(xì)進(jìn)行了描述，故沒(méi)有出現(xiàn)太多的故障。隨著設(shè)計(jì)的深入，加上反復(fù)求精的過(guò)程磨練，逐步對(duì)硬件描述綜合出的實(shí)際電路形式有了更多的理解，對(duì)延時(shí)和資源占用有了初步概念。初步實(shí)現(xiàn)了單片機(jī)和 CPLD之間的通信。 1 發(fā)送電路的 波特率發(fā)生器的 VHDL的仿真 7 2發(fā)送模塊 VHDL的仿真 3 特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)的 VHDL仿真 8 4 接受模塊的描述的 VHDL仿真 5 綜合仿真 9 結(jié)果與分析 本實(shí)驗(yàn)完成的 RS232串口通信控制器，完成了課題要求的所有功能。 發(fā)送模塊和接收模塊的 VHDL語(yǔ)言描述按照事先的設(shè)計(jì)進(jìn)行編寫(xiě) 可以使電路思想明晰化，避免編程過(guò)程中用軟件的思維去描述硬件的電路系統(tǒng)，也可有效避免錯(cuò)誤。 圖 28 UART接收模塊仿真原理圖 保 存原理圖為 。 UART 接收模塊的功能：時(shí)時(shí)檢測(cè)線路，當(dāng)線路產(chǎn)生下降沿時(shí)，即認(rèn)為線路有數(shù)據(jù)傳輸，啟動(dòng)接收數(shù)據(jù)進(jìn)程進(jìn)行接收，按從低位到高位接收數(shù)據(jù) 。 3 圖 23 UART發(fā)送數(shù)據(jù)算法示意圖 （ 2）生成模塊文件 新建一原理圖文件，將 VHDL源文件生成對(duì)應(yīng)的模塊文件如圖 24所示，其中 clk為時(shí)鐘輸入， datain為需要發(fā)送的數(shù)據(jù)輸入， wrsig為發(fā)送命令輸入， idle為忙閑信號(hào)輸出， tx為串行數(shù)據(jù)輸出端。當(dāng)然 ,你也可以選其它頻率的時(shí)鐘 來(lái)產(chǎn)生 4800Hz的時(shí)鐘。只是將設(shè)計(jì)過(guò)程和結(jié)果簡(jiǎn)述如下： 首先用 VHDL語(yǔ)言進(jìn)行設(shè)計(jì)輸入，并生成模塊文件如圖 21所示，其中 clk為 50M系統(tǒng)時(shí)鐘輸入， clkout為325分頻后時(shí)鐘輸出。一般 UART一幀的數(shù)據(jù)位數(shù)為 8，這樣即使每個(gè)數(shù)據(jù)有一個(gè)時(shí)鐘的誤差，接收端也能正確地采樣到數(shù)據(jù)。 2 以上模塊分別生成符號(hào)文件，最后在頂層模塊中進(jìn)行連接。 接收電路的 波特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)， 提高接收的準(zhǔn)確性 ,減少誤碼率 輸入： 16KHz晶振信號(hào)。 發(fā)送模塊。 中層模塊 ： 具體實(shí)現(xiàn)頂層模塊的描述，包括的功能主要是 串行發(fā)送電路的 波特率發(fā)生器 ，發(fā)送模塊和接收模塊地區(qū)、接受模塊的分頻部分和驗(yàn)收。頂層描述了整個(gè)系統(tǒng)的功能和運(yùn)行；控制器子模塊實(shí)現(xiàn)系統(tǒng)中各個(gè)獨(dú)立而完整的功能部分。完成了核心模塊以及系統(tǒng)整體的仿真驗(yàn)證。 EDA課程設(shè)計(jì) 題目：基于 VHDL的串口設(shè)計(jì) 院系 :機(jī)電學(xué)院 班級(jí)：電氣 103 姓名：張明軍 學(xué)號(hào)： 20200744113 日期： — 目錄 任務(wù)要求 1 課題要求 2 設(shè)計(jì)目標(biāo) 系統(tǒng)設(shè)計(jì) 1 層次模塊劃分 2 分頻模塊的設(shè)計(jì) 3 發(fā)送電路的 波特率發(fā)生器的設(shè)計(jì) 4 接受模塊的設(shè)計(jì) 5 接收電路的 波特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì) VHDL 的描述思路 總體電路的描述 系統(tǒng)仿真驗(yàn)證 1 發(fā)送電路的 波特率發(fā)生器的 VHDL 的仿真 2 發(fā)送模塊 VHDL 的仿真 3 特率發(fā)生器和采樣時(shí)鐘的設(shè)計(jì)的 VHDL 仿真 4 接受模塊的描述的 VHDL 仿真 5 綜合仿真 結(jié)果與分析 實(shí)現(xiàn)功能說(shuō)明 器件資源分析 故障和問(wèn)題分析 總結(jié)體會(huì) 參考文獻(xiàn) 附錄 1 基于 VHDL的串口設(shè)計(jì) 任務(wù)書(shū) 摘要： 實(shí)驗(yàn)設(shè)計(jì)了基于 VHDL描述的 RS232串口通信控制器，通過(guò)串口調(diào)試工具實(shí)現(xiàn) CPLD向單片機(jī)的數(shù)據(jù)發(fā)送和單片機(jī)的數(shù)據(jù)接收 。報(bào)告中給出了完整的設(shè)計(jì)思路和過(guò)程，并將系統(tǒng)分模塊進(jìn)行了詳細(xì)的設(shè)計(jì)，給出了 VHDL語(yǔ)言描述。 2設(shè)計(jì)目標(biāo) 根據(jù)課題要求，實(shí)驗(yàn)中將目標(biāo)進(jìn)行了細(xì)化，敘述如下： 設(shè)定數(shù)據(jù)幀格式為 10bit，其中第一位為起始位，定位低電平， 8位數(shù)據(jù)位， 1位結(jié)無(wú)數(shù)據(jù)傳輸時(shí)為高電平； 系統(tǒng)設(shè)計(jì) 1層次模塊劃分 系統(tǒng)劃分為二層，自頂向下分別是頂層 模塊、控制器子模塊。由各子模塊定義成的庫(kù)元件組成。 輸出：送往發(fā)送模塊的 4800Hz的信號(hào) 。 輸出：輸入數(shù)據(jù)的串行輸出。 輸出：接收到的數(shù)據(jù)。每個(gè)數(shù)據(jù)有 16個(gè)時(shí)鐘采樣，取中間的采樣值，以保證采樣不會(huì)滑碼或誤碼。 分頻器實(shí)現(xiàn)相對(duì)簡(jiǎn)單，這里對(duì)其設(shè)計(jì)流程圖不做詳細(xì)介紹。為產(chǎn)生高精度的時(shí)鐘 , 我選了 16KHz的晶振來(lái)提供外部時(shí)鐘。 （ 1） 模塊流程圖 根據(jù)以上發(fā)送過(guò)程，發(fā)送模塊算法示意圖設(shè)計(jì)如圖 23所示。為簡(jiǎn)化設(shè)計(jì) ,幀格式仍然采用 :1 位開(kāi)始位 + 8 位數(shù)據(jù)位 + 1 位停止位。 開(kāi)始 rx=0 N idle=0 Y N 接收數(shù)據(jù) Y 停止位 N 結(jié)束 Y 5 圖 27 UART接收模塊 （ 3）波形仿真 新建一個(gè)原理圖文件，加入各功能模塊，并添加輸入輸出端口，各個(gè)模塊的連接如圖 28所示。可以使用 VHDL語(yǔ)言描述硬件電路了。 4 總體電路的描述 頂層符號(hào)文件描述如下： 5 系統(tǒng)仿真驗(yàn)證 系統(tǒng)仿真分為兩個(gè)步驟進(jìn)行，首先是關(guān)鍵模塊的仿真，驗(yàn)證子系統(tǒng)功能的正確性，然后是綜合仿真，驗(yàn)證整個(gè)系統(tǒng) 的功能。 本課題中并沒(méi)有在數(shù)據(jù)幀中 加入校驗(yàn)位，僅僅實(shí)現(xiàn)了 1位起始位， 1位停止位和 8位數(shù)據(jù)位的傳輸。 設(shè)計(jì)之初對(duì)資源使用沒(méi)有多少概念，時(shí)常以軟件的思想描述硬件，在描 述中使用乘法等資源耗費(fèi)嚴(yán)重的操作，也曾使用過(guò)嵌套多層的 IFELSE語(yǔ)句，產(chǎn)生很長(zhǎng)的選擇器，降低了模塊的可靠性，增加處理延時(shí)。行為級(jí)描述可能與實(shí)際綜合的電路產(chǎn)生不一致，需要謹(jǐn)慎對(duì)待。最深的感受在于，開(kāi)始時(shí)一心專注于代碼的編寫(xiě)和語(yǔ)法的使用，忽視了系統(tǒng)設(shè)計(jì)，導(dǎo)致設(shè)計(jì)結(jié)果不令人滿意，后來(lái)逐步采用自頂向下的設(shè)計(jì)思路，先從邏輯上把 系統(tǒng)的功能和子系統(tǒng)的劃分描述清楚，然后設(shè)計(jì)各個(gè)模塊的接口和定義，最后分別去描述底層各個(gè)模塊的功能和實(shí)現(xiàn)，清晰明了，一氣呵成。 [2] CPLD/FPGA可編程邏輯器件實(shí)用教程，馬彧，王丹利，王麗英，機(jī)械工業(yè)出版社， 2020， 7。 USE 。 ARCHITECTURE rtl OF clk_div IS SIGNAL count : STD_LOGIC_VECTOR(7 DOWNTO 0)。139。 clk_temp =NOT clk_temp。 END PROCESS。