【正文】 品單價(jià)。 end if 。此IF語句完成找?guī)挪僮? elsif coin 0000 then act5 =’1’ 。其中coin為輸入引腳，reset是復(fù)位引腳，finish是輸出引腳。 …該程序主要對(duì)顧客投入的硬幣進(jìn)行計(jì)算，以便于系統(tǒng)判斷顧客所買飲料的價(jià)格是否小于或等于投入的硬幣，若是，則出貨。 elsif coin1 =’1’ then if coin 1001 then coin = coin + 2 。其硬幣處理模塊的圖形如圖33所示。 …本程序主要用于顧客投幣后按了購買鍵，系統(tǒng)會(huì)根據(jù)投入幣數(shù)的種類和以及數(shù)量執(zhí)行出貨功能。 elsif item = 11 then act = 0001 。 quan 。圖32 進(jìn)程控制模塊圖形該模塊的控制程序如下:if elsifsel =’1’ then item = item + 1 。 進(jìn)程控制模塊的設(shè)計(jì)進(jìn)程控制模塊的功能是對(duì)商品進(jìn)行選擇與購買。act = 0000 。其存儲(chǔ)模塊的圖形如圖31所示。 商品種類signal coin: std_logic_vector(3 downto 0)。 1元硬幣、5角硬幣end PL_auto1。 5角硬幣、1元硬幣price,quantity :in std_logic_vector(3 downto 0)。use 。說明：顯示的錢數(shù)coin的以5角為單位。Max+plusⅡ提供的設(shè)計(jì)校驗(yàn)過程包括仿真和定時(shí)分析，項(xiàng)目編譯后，為確保設(shè)計(jì)無誤,再用專門軟件進(jìn)行仿真。在設(shè)計(jì)處理過程中，編譯軟件將對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡、綜合和優(yōu)化，并適當(dāng)?shù)赜靡黄蚨嗥骷詣?dòng)進(jìn)行適配，最后產(chǎn)生編程用的編程文件。設(shè)計(jì)者首先要根據(jù)任務(wù)要求，如系統(tǒng)所完成的功能及復(fù)雜程度，對(duì)工作速度和器件本身的資源、成本及連線的可布通性等方面進(jìn)行權(quán)衡，選擇合適的設(shè)計(jì)方案。(10)仿真:當(dāng)設(shè)計(jì)文件被編譯好,并在波形編輯器中將輸入波形編輯完畢后,就可以進(jìn)行行為仿真了,通過仿真可以檢驗(yàn)設(shè)計(jì)的邏輯關(guān)系是否準(zhǔn)確。(7)設(shè)計(jì)規(guī)則檢查:選取Compile\Processing\Design Doctor菜單，將調(diào)出規(guī)則檢查醫(yī)生，該醫(yī)生可以按照三種規(guī)則中的一個(gè)規(guī)則檢查各個(gè)設(shè)計(jì)文件，以保證設(shè)計(jì)的可靠性。(3)波形編輯器（Waveform Editor）:在進(jìn)行邏輯電路的行為仿真時(shí)，需要在所設(shè)計(jì)電路的輸入端加入一定的波形，波形編輯器可以生成和編輯仿真用的波形（*.SCF文件），使用該編輯器的工具條可以容易方便的生成波形和編輯波形。(6)硬件描述語言（HDL）:Max+plusⅡ軟件支持各種HDL設(shè)計(jì)輸入選項(xiàng)，包括VHDL、Verilog HDL和Altera自己的硬件描述語言AHDL。(2)與結(jié)構(gòu)無關(guān):Max+plusⅡ系統(tǒng)的核心Complier支 持Altera公司的FLEX10K、FLEX8000、FLEX6000、MAX9000、MAX7000、MAX5000和Classic可編程邏輯器件，提供了世界上唯一真正與結(jié)構(gòu)無關(guān)的可編程邏輯設(shè)計(jì)環(huán)境。3 Max+PlusⅡ設(shè)計(jì)過程 Max+PlusⅡ的介紹Max+plusⅡ是Altera公司提供的FPGA/CPLD開發(fā)集成環(huán)境，Altera是世界上最大可編程邏輯器件的供應(yīng)商之一。時(shí)鐘分頻器 RAM按鍵控制器數(shù)據(jù)顯示譯碼投幣圖21 自動(dòng)售貨機(jī)系統(tǒng)框圖本自動(dòng)售貨機(jī)售出3種產(chǎn)品，商品價(jià)格分別為1 元，1元5角，2 元，在購買的過程中,我們采取投幣的方式,只能投入1 元，5 角的硬幣只能投當(dāng)你的投幣總值超過商品價(jià)格的時(shí)候，商品售出并找零；當(dāng)你的投幣總值剛好等于商品價(jià)格的時(shí)候,商品售出不找零；投幣總值不夠,則處于等待狀態(tài),系統(tǒng)會(huì)自動(dòng)的計(jì)算出應(yīng)找錢幣的余額、庫存數(shù)量并顯示[7]。2 系統(tǒng)分析與設(shè)計(jì)方案 系統(tǒng)分析根據(jù)設(shè)計(jì)要求使用VHDL設(shè)計(jì)制作一個(gè)自動(dòng)售貨機(jī)控制系統(tǒng)，該系統(tǒng)能完成貨物信息存儲(chǔ)、進(jìn)程控制、硬幣處理、余額計(jì)算和顯示等功能。傳統(tǒng)的設(shè)計(jì)方便是先設(shè)計(jì)電路版圖，然后制版，耗費(fèi)巨大時(shí)間精力，即傳統(tǒng)的電子設(shè)計(jì)方法是一種自底向上且費(fèi)時(shí)費(fèi)力的設(shè)計(jì)方法,而現(xiàn)代電子設(shè)計(jì)技術(shù)(EDA)是自頂向下且先進(jìn)高效的[5]。(5) VHDL類型眾多而且支持用戶自定義類型，支持自頂而下的設(shè)計(jì)方法和多種電路的設(shè)計(jì)。與傳統(tǒng)設(shè)計(jì)方法相比，VHDL描述電路行為的算法有很多優(yōu)點(diǎn)：(1) 設(shè)計(jì)層次較高、用于較復(fù)雜的計(jì)算時(shí)，能盡早發(fā)現(xiàn)存在的問題，縮短設(shè)計(jì)周期。但是，由于它在一定程度上滿足了當(dāng)時(shí)的設(shè)計(jì)需求，于是他在1987年成為ANSI/IEEE的標(biāo)準(zhǔn)（IEEE STD 10761987）。VHDL的英文全寫是：VHSIC（Very High Speed Integrated Circuit）Hardware Descriptiong 。在電子產(chǎn)品的設(shè)計(jì)理念、設(shè)計(jì)方式、系統(tǒng)硬件構(gòu)成、設(shè)計(jì)的重用性、知識(shí)產(chǎn)權(quán)、設(shè)計(jì)周期等方面,EDA技術(shù)具有一定的優(yōu)勢(shì)[3]。所有這些，都給電子系統(tǒng)設(shè)計(jì)師們帶來了前所未有的壓力，面對(duì)這種壓力，唯一的出路是熟練掌握EDA技術(shù)，并獲得其的有力支持。1 介紹及設(shè)計(jì)任務(wù) EDA技術(shù) EDA的介紹與發(fā)展EDA是Electronic Design Automation(電子設(shè)計(jì)自動(dòng)化）的縮寫，EDA技術(shù)是20實(shí)際90年代初以來迅速發(fā)展起來的現(xiàn)代電子工程領(lǐng)域的一門新技術(shù)。在自動(dòng)售貨機(jī)相關(guān)的所有研究領(lǐng)域中，全球?qū)ζ潢P(guān)鍵技術(shù)的研究主要集中在以下3個(gè)方面：a. 系統(tǒng)內(nèi)部銷售動(dòng)作實(shí)現(xiàn)方式的研究；b. 資金結(jié)算及銷售信息統(tǒng)計(jì)管理的實(shí)現(xiàn)方式研究；c. 功耗節(jié)省模式的研究。在國外，自動(dòng)售貨機(jī)發(fā)展相對(duì)成熟。并且，透過這種智能售貨系統(tǒng)，存貨、銷售、物流信息可以準(zhǔn)確、及時(shí)地反饋給客戶和管理人員。 counter。并給出了各模塊和總體系統(tǒng)設(shè)計(jì)的仿真。VHDL硬件描述語言是涉及源文件可以采用類似與C語言的書寫形式，并采用結(jié)構(gòu)設(shè)計(jì)方法。首先EDA技術(shù)在進(jìn)入21世紀(jì)后，得到了很大的發(fā)展，其基本特征是采用高級(jí)語言描述，具有系統(tǒng)級(jí)仿真和綜合能力。全文提供了投幣信號(hào)處理，購買過程處理，開關(guān)流量控制幾個(gè)主要控制模塊的設(shè)計(jì)思路及方案。 coin。售賣的商品可根據(jù)擺放場(chǎng)所的需要量身定制，包括冷熱飲料、零食、電話卡及國外進(jìn)口的特色商品等。這種新一代自動(dòng)售貨機(jī)除了更方便售賣貨品之外，還被視為一種傳播廣泛的廣告媒介。在日本，由于其無所不在,24h 供應(yīng)， 自動(dòng)售貨機(jī)很受特別忙碌的人歡迎。在電子產(chǎn)品的設(shè)計(jì)理念、設(shè)計(jì)方式、系統(tǒng)硬件構(gòu)成、設(shè)計(jì)的重用性、知識(shí)產(chǎn)權(quán)、設(shè)計(jì)周期等方面,EDA技術(shù)具有一定的優(yōu)勢(shì)?，F(xiàn)代電子產(chǎn)品的性能進(jìn)一步提高，功能越來越復(fù)雜，集成化智能化程度越來越高，更新?lián)Q代的節(jié)奏越來越快，開發(fā)風(fēng)險(xiǎn)也越來越大，而且正向著功能多樣化，體積小型化，功耗最低化的趨勢(shì)發(fā)展。 EDA的設(shè)計(jì)流程及優(yōu)點(diǎn) EDA的設(shè)計(jì)流程如下：（1）根據(jù)設(shè)計(jì)題目要求編寫相應(yīng)程序代碼（2）對(duì)編寫的VHDL程序代碼進(jìn)行編譯和仿真（3）利用實(shí)驗(yàn)箱完