集成電路分析與設計課程設計-全文預覽
【正文】 理論分析計算的時候，由于數(shù)據(jù)對于后期的版圖設計是很關(guān)鍵的部分，計算量也很大，所以計算的時候非常小心，一個數(shù)據(jù)往往要算上兩三次，反復確認沒有錯誤才進行下一個數(shù)據(jù)的計算，花費了很多時間和精力，但是也從中理解了很多以前一知半解的東西，從而使理論的知識更好的消化和吸收。往往看起來畫出的版圖和原理圖應該是完全對等的，可是在LVS中總是提示not equal，這時候我就只能耐心的閱讀英文提示，并且從相關(guān)信息中判斷到底是版圖還是原理圖出錯（當然一般是版圖連接的問題），然后仔細的觀察原理圖和版圖的SPICE文件語句，通過SPICE語句以及對版圖，原理圖的細心觀察，最終找出不對等的地方進行修改，最后成功通過了LVS測試。當然其中也有老師和同學們的悉心指導和無私幫助，在這里也謝謝指導老師和幫助過我的同學們。通過理論結(jié)合實際，在進行課程設計的過程中，把自己學到的知識成功的運用在了實際生產(chǎn)設計上面，讓理論與實際有效地結(jié)合，這是一種能力的升華。從中我也體會到需要細心，耐心，才能夠畫好一個版圖，也只有這樣才能做好課程設計，甚至每一份工作，都需要有這樣的素質(zhì)。將在LEDIT的界面，點擊File→Export Mask Data→GDSII→EXPORT，即可得到（.gds）以及（.log）的文件。打開Layout Versus 。得到包含保護電路的完整版圖： 電路網(wǎng)表匹配（LVS）檢查 電路圖提取的網(wǎng)表文件(.sp)與版圖提取的網(wǎng)表文件(.spc)，進行元件和節(jié)點的匹配檢查。從直流分析可以看出，和設計的理想情況吻合，滿足設計要求。六、電路模擬電路模擬中為了減小工作量，使用上述功耗與延遲估算部分用過的Cs支路電路圖。由于CMOS電路忽略漏電，靜態(tài)功耗近似為0，工作頻率不高時，也可忽略交變功耗，則估算時只計算瞬態(tài)功耗PT即可。在Cs端經(jīng)三級反相器后，與四個三輸入與非門相連，但圖10所示的支路與另外不工作的三個三輸入與非門斷開了，所以用負載電容CL1來等效與另外三個不工作的三輸入與非門電路，而將工作的一個三輸入與非門的兩個輸入接高電平，只將Cs端信號加在反相器上。圖9 輸入保護電路至此，完成了全部器件的參數(shù)計算。保護電路中的電阻可以是擴散電阻、多晶硅電阻或其他合金薄膜電阻，其典型值為300～500Ω。而MOS器件的柵氧化層極薄，這些感應的電荷使得MOS器件的柵與襯底之間產(chǎn)生非常高的電場。N為扇出系數(shù)，它的定義是：在本例中，前級等效反相器柵的面積為M2的P管和N管的柵面積總和，下級柵的面積為4個三輸入與非門中與Cs相連的所有P管和N管的柵面積總和。由于AA0以及各驅(qū)動內(nèi)部與非門2個，所以可以不用緩沖級。為了方便畫版圖，此處的W允許取6λ。根據(jù)截止延遲時間tpLH和導通延遲時間tpHL的要求，在最壞情況下，必須保證等效N管、P管的等效電阻與內(nèi)部基本反相器的相同，這樣三輸入與非門就相當于內(nèi)部基本反相器了。 Cg=（WN＋WP）L=（28λ＋96λ）2λ =此處WN和WP為與本級漏極相連的下一級N管 和P管的柵極尺寸，近似取輸出級的WN和WP值。在此次設計中。關(guān)鍵點是先求出式中CL（即負載）。同時要求N管和P管的充放電時間tr=tf ，分別求出這兩個條件下的（W/L）P，min極限值，然后取大者。三、74HC139芯片介紹74HC139是包含兩個2線— 4線譯碼器的高速CMOS數(shù)字電路集成芯片，能與TTL集成電路芯片兼容，它的管腳圖如圖1所示，其邏輯真值表如表1所示。 設計內(nèi)容；；；；；：DRC與LVS；(選做)；。圖3 輸出級等效電路 輸出級 N管（W/L）N的計算當輸入為高電平時，輸出為低電平，N管導通，后級TTL有較大的灌電流輸入，要求|IOL|≤4mA，VOL，max=，依據(jù)NMOS管的理想電流方程分段表達式：根據(jù)設計要求和部分從模型讀出的參數(shù)可知：Vg=5V ， Vs=0V ， Vd= VOL，max= ，Vto=Vgs=5V， Vds= ， ==所以NMOS工作在線性區(qū)Tox= |IOL|=Ids= = = 取相鄰整數(shù) P管（W/L）P的計算當輸入為低
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