數(shù)字電子技術(shù)課后題答案-全文預(yù)覽
【正文】 第4單元 能力訓(xùn)練檢測(cè)題 （共100分，120分鐘）一、填空題：（，共20分）兩個(gè)與非門構(gòu)成的基本RS觸發(fā)器的功能有 置0 、 置1 和 保持 。根據(jù)上述最簡(jiǎn)式畫出相應(yīng)邏輯電路圖如下：（a）用與非門設(shè)計(jì)一個(gè)組合邏輯電路，完成如下功能：只有當(dāng)三個(gè)裁判（包括裁判長(zhǎng)）或裁判長(zhǎng)和一個(gè)裁判認(rèn)為杠鈴已舉起并符合標(biāo)準(zhǔn)時(shí)，按下按鍵，使燈亮（或鈴響），表示此次舉重成功，否則，表示舉重失敗。（10分）設(shè)計(jì)：根據(jù)題目要求寫出邏輯功能真值表如下：A B CF0 0 00 0 10 1 00 1 11 0 01 0 11 1 01 1 100010111根據(jù)真值表寫出邏輯函數(shù)式并化簡(jiǎn)為最簡(jiǎn)與或式如下： ABCamp。≥1ABCF111amp。≥1ABCamp。≥1=1AFBCD(a)≥1≥1amp。五、分析題（共16分）根據(jù)表315所示內(nèi)容，分析其功能，并畫出其最簡(jiǎn)邏輯電路圖。何謂編碼？二進(jìn)制編碼和二—十進(jìn)制編碼有何不同？ 答：編碼就是將人們熟悉的十進(jìn)制數(shù)或某個(gè)特定信息用相應(yīng)的高、低電平輸入，使輸出轉(zhuǎn)換成機(jī)器識(shí)別的十進(jìn)制代碼的過(guò)程。分析組合邏輯電路的目的是什么？簡(jiǎn)述分析步驟。A、4個(gè) B、8個(gè) C、10個(gè) D、16個(gè)當(dāng)74LS148的輸入端按順序輸入11011101時(shí)，輸出為（ C ）。 （ 對(duì) ）三、選擇題（每小題2分，共14分）下列各型號(hào)中屬于優(yōu)先編譯碼器是（ C ）。 （ 錯(cuò) ）74LS138集成芯片可以實(shí)現(xiàn)任意變量的邏輯函數(shù)。二、判斷正誤題（每小題1分，共8分）組合邏輯電路的輸出只取決于輸入信號(hào)的現(xiàn)態(tài)。74LS147是 10 線— 4 線的集成優(yōu)先編碼器；74LS148芯片是 8 線— 3 線的集成優(yōu)先編碼器。，并判斷其功能。Y1ABamp。因?yàn)?，TTL集成電路的電源電壓是特定的，其變化范圍很窄，～。試述圖騰結(jié)構(gòu)的TTL與非門和OC門、三態(tài)門的主要區(qū)別是什么？答：圖騰結(jié)構(gòu)的TTL與非門采用的推挽輸出，通常不允許將幾個(gè)同類門的輸出端并聯(lián)起來(lái)使用，正常情況下，圖騰結(jié)構(gòu)TTL與非門輸出對(duì)輸入可實(shí)現(xiàn)與非邏輯；集電極開(kāi)路的TTL與非門又稱為OC門，多個(gè)OC門的輸出端可以并聯(lián)起來(lái)使用，實(shí)現(xiàn)“線與”邏輯功能，還可用作與或非邏輯運(yùn)算等；三態(tài)門和圖騰結(jié)構(gòu)的TTL與非門相比，結(jié)構(gòu)上多出了一個(gè)使能端，讓使能端處有效狀態(tài)時(shí)，三態(tài)門與圖騰結(jié)構(gòu)TTL與非門功能相同，若使能端處無(wú)效態(tài)，則三態(tài)門輸出呈高阻態(tài)，這時(shí)無(wú)論輸入如何，輸出均為高阻態(tài)。用邏輯“1”表示高電平，用邏輯“0”表示低電平的方法稱為正邏輯；如果用用邏輯“0”表示高電平，用邏輯“1”表示低電平，則稱為負(fù)邏輯。A、TTL與非門 B、三態(tài)門 C、OC門（ A ）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線。A、與非門 B、或非門 C、異或門 D、同或門兩個(gè)類型的集成邏輯門相比較，其中（ B ）型的抗干擾能力更強(qiáng)。（ 對(duì) ）三態(tài)門采用了圖騰輸出結(jié)構(gòu)，不僅負(fù)載能力強(qiáng)，且速度快。 （ 錯(cuò) ）邏輯門電路是數(shù)字邏輯電路中的最基本單元。當(dāng)外界干擾較小時(shí)，TTL 與非 門閑置的輸入端可以 懸空 處理；TTL 或非 門不使用的閑置輸入端應(yīng)與 地 相接；CMOS門輸入端口為“與”邏輯關(guān)系時(shí)，閑置的輸入端應(yīng)接 高 電平，具有“或”邏輯端口的CMOS門多余的輸入端應(yīng)接 低 電平；即CMOS門的閑置輸入端不允許 懸空 。TTL集成電路和CMOS集成電路相比較， TTL 集成門的帶負(fù)載能力較強(qiáng)， CMOS 集成門的抗干擾能力較強(qiáng)。CMOS集成電路是由 增強(qiáng) 型 PMOS 管和 增強(qiáng) 型 NMOS 管組成的互補(bǔ)對(duì)稱MOS門電路，其中CC4000系列和 高速 系列是它的主要子系列。答：利用卡諾圖化簡(jiǎn)邏輯函數(shù)式的步驟：①根據(jù)變量的數(shù)目，畫出相應(yīng)方格數(shù)的卡諾圖；②根據(jù)邏輯函數(shù)式，把所有為“1”的項(xiàng)畫入卡諾圖中；③用卡諾圈把相鄰最小項(xiàng)進(jìn)行合并，合并時(shí)就遵照卡諾圈最大化原則；④根據(jù)所圈的卡諾圈，消除圈內(nèi)全部互非的變量，每一個(gè)圈作為一個(gè)“與”項(xiàng)，將各“與”項(xiàng)相或，即為化簡(jiǎn)后的最簡(jiǎn)與或表達(dá)式。②任意兩個(gè)不同的最小項(xiàng)之積恒為0?！? B、原變量換成反變量，反變量換成原變量C、變量不變 D、常數(shù)中“0”換成“1”，“1”換成“0”在（ BCD ）輸入情況下，“或非”運(yùn)算的結(jié)果是邏輯0。 A、全部輸入是0 B、任一輸入是0 C、僅一輸入是0 D、全部輸入是1邏輯變量的取值１和０可以表示（ ABCD ）。A、二進(jìn)制 B、八進(jìn)制 C、十進(jìn)制 D、十六進(jìn)制以下表達(dá)式中符合邏輯運(yùn)算法則的是（ D ）。 （ 錯(cuò) ）三、選擇題（每小題2分，共20分）邏輯函數(shù)中的邏輯“與”和它對(duì)應(yīng)的邏輯代數(shù)運(yùn)算關(guān)系為（ B ）。（ 錯(cuò) ）卡諾圖中為1的方格均表示邏輯函數(shù)的一個(gè)最小項(xiàng)。 （ 對(duì) ）每個(gè)最小項(xiàng)都是各變量相“與”構(gòu)成的，即n個(gè)變量的最小項(xiàng)含有n個(gè)因子。二、判斷正誤題（每小題1分，共10分）奇偶校驗(yàn)碼是最基本的檢錯(cuò)碼，用來(lái)使用PCM方法傳送訊號(hào)時(shí)避免出錯(cuò)。最簡(jiǎn)與或表達(dá)式是指在表達(dá)式中 與項(xiàng)中的變量 最少，且 或項(xiàng) 也最少。任意進(jìn)制數(shù)轉(zhuǎn)換為十進(jìn)制數(shù)時(shí)，均采用 按位權(quán)展開(kāi)求和 的方法。十進(jìn)制計(jì)數(shù)各位的 基數(shù) 是10， 位權(quán) 是10的冪。在正邏輯的約定下，“1”表示 高 電平，“0”表示 低 電平。能夠反映和處理 邏輯 關(guān)系的數(shù)學(xué)工具稱為邏輯代數(shù)。用來(lái)表示各種計(jì)數(shù)制數(shù)碼個(gè)數(shù)的數(shù)稱為 基數(shù) ，同一數(shù)碼在不同數(shù)位所代表的 權(quán) 不同。一般都是按照進(jìn)位方式來(lái)實(shí)現(xiàn)計(jì)數(shù)的，簡(jiǎn)稱為 數(shù) 制。邏輯代數(shù)的基本定律有 交換 律、 結(jié)合 律、 分配 律、 反演 律和 非非 律。1在化簡(jiǎn)的過(guò)程中，約束項(xiàng)可以根據(jù)需要看作 1 或 0 。 （ 錯(cuò) ）二進(jìn)制計(jì)數(shù)中各位的基是2，不同數(shù)位的權(quán)是2的冪。 （ 錯(cuò) ）利用約束項(xiàng)化簡(jiǎn)時(shí)，將全部約束項(xiàng)都畫入卡諾圖，可得到函數(shù)的最簡(jiǎn)形式。 （ 對(duì) ）二極管和三
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