【正文】 ABCamp。amp?！?ABCF111amp。（10分）設(shè)計(jì)：根據(jù)題目要求寫(xiě)出邏輯功能真值表如下?！?ABCamp。（10分）分析：（a）圖的邏輯函數(shù)式為：（b）圖的邏輯函數(shù)式為：六、設(shè)計(jì)題（共36分）畫(huà)出實(shí)現(xiàn)邏輯函數(shù)的邏輯電路?！?=1AFBCD(a)≥1≥1amp。因此該電路是一個(gè)三變量一致電路。五、分析題（共16分）根據(jù)表315所示內(nèi)容，分析其功能，并畫(huà)出其最簡(jiǎn)邏輯電路圖。何謂譯碼？譯碼器的輸入量和輸出量在進(jìn)制上有何不同？答：譯碼就是把機(jī)器識(shí)別的二進(jìn)制碼譯為人們熟悉的十進(jìn)制碼或特定信息的過(guò)程。何謂編碼？二進(jìn)制編碼和二—十進(jìn)制編碼有何不同？ 答：編碼就是將人們熟悉的十進(jìn)制數(shù)或某個(gè)特定信息用相應(yīng)的高、低電平輸入，使輸出轉(zhuǎn)換成機(jī)器識(shí)別的十進(jìn)制代碼的過(guò)程。分析步驟一般有以下幾個(gè)步驟：①根據(jù)已知邏輯電路圖寫(xiě)出相應(yīng)邏輯函數(shù)式；②對(duì)寫(xiě)出的邏輯函數(shù)式進(jìn)行化簡(jiǎn)。分析組合邏輯電路的目的是什么？簡(jiǎn)述分析步驟。A、二進(jìn)制 B、八進(jìn)制 C、十進(jìn)制 D、十六進(jìn)制編碼器的輸出量是（ A ）。A、4個(gè) B、8個(gè) C、10個(gè) D、16個(gè)當(dāng)74LS148的輸入端按順序輸入11011101時(shí)，輸出為（ C ）。A、共陽(yáng)極LED管 B、共陰極LED管 C、共陽(yáng)極LCD管 D、共陰極LCD管八輸入端的編碼器按二進(jìn)制數(shù)編碼時(shí)，輸出端的個(gè)數(shù)是（ B ）。 （ 對(duì) ）三、選擇題（每小題2分，共14分）下列各型號(hào)中屬于優(yōu)先編譯碼器是（ C ）。 （ 錯(cuò) ）共陰極結(jié)構(gòu)的顯示器需要低電平驅(qū)動(dòng)才能顯示。 （ 錯(cuò) ）74LS138集成芯片可以實(shí)現(xiàn)任意變量的邏輯函數(shù)。 （ 錯(cuò) ）已知邏輯功能，求解邏輯表達(dá)式的過(guò)程稱(chēng)為邏輯電路的設(shè)計(jì)。二、判斷正誤題（每小題1分，共8分）組合邏輯電路的輸出只取決于輸入信號(hào)的現(xiàn)態(tài)。兩片集成譯碼器74LS138芯片級(jí)聯(lián)可構(gòu)成一個(gè) 4 線(xiàn)— 16 線(xiàn)譯碼器。74LS147是 10 線(xiàn)— 4 線(xiàn)的集成優(yōu)先編碼器；74LS148芯片是 8 線(xiàn)— 3 線(xiàn)的集成優(yōu)先編碼器。第3單元 能力訓(xùn)練檢測(cè)題 （共100分，120分鐘）一、填空題：（，共10分）能將某種特定信息轉(zhuǎn)換成機(jī)器識(shí)別的 二進(jìn) 制數(shù)碼的 組合 邏輯電路，稱(chēng)之為 編碼 器；能將機(jī)器識(shí)別的 二進(jìn) 制數(shù)碼轉(zhuǎn)換成人們熟悉的 十進(jìn) 制或某種特定信息的 組合 邏輯電路，稱(chēng)為 譯碼 器；74LS85是常用的 組合 邏輯電路 譯碼 器。，并判斷其功能。試判斷圖中發(fā)光二極管在哪些時(shí)段會(huì)亮。Y1ABamp。（12分）ABY1Y3Y2 Y4tttttt解：觀察圖示波形，判斷出Y1是與門(mén)；Y2是異或門(mén)；Y3是與非門(mén)；Y4是同或門(mén)。因?yàn)?，TTL集成電路的電源電壓是特定的，其變化范圍很窄，～。如果把與非門(mén)、或非門(mén)、異或門(mén)當(dāng)做非門(mén)使用時(shí)，它們的輸入端應(yīng)如何連接？答：如果把與非門(mén)做非門(mén)使用，只需將與非門(mén)的輸入端并聯(lián)起來(lái)即可；如果把或非門(mén)當(dāng)做非門(mén)使用，只需把其它輸入端子接地，讓剩余的一個(gè)輸入端作為非門(mén)輸入即可；如果把異或門(mén)當(dāng)做非門(mén)使用，只需把其它輸入端子接高電平，讓剩余的一個(gè)輸入端作為非門(mén)輸入即可。試述圖騰結(jié)構(gòu)的TTL與非門(mén)和OC門(mén)、三態(tài)門(mén)的主要區(qū)別是什么？答：圖騰結(jié)構(gòu)的TTL與非門(mén)采用的推挽輸出，通常不允許將幾個(gè)同類(lèi)門(mén)的輸出端并聯(lián)起來(lái)使用，正常情況下，圖騰結(jié)構(gòu)TTL與非門(mén)輸出對(duì)輸入可實(shí)現(xiàn)與非邏輯；集電極開(kāi)路的TTL與非門(mén)又稱(chēng)為OC門(mén)，多個(gè)OC門(mén)的輸出端可以并聯(lián)起來(lái)使用，實(shí)現(xiàn)“線(xiàn)與”邏輯功能，還可用作與或非邏輯運(yùn)算等；三態(tài)門(mén)和圖騰結(jié)構(gòu)的TTL與非門(mén)相比，結(jié)構(gòu)上多出了一個(gè)使能端，讓使能端處有效狀態(tài)時(shí)，三態(tài)門(mén)與圖騰結(jié)構(gòu)TTL與非門(mén)功能相同，若使能端處無(wú)效態(tài)，則三態(tài)門(mén)輸出呈高阻態(tài)，這時(shí)無(wú)論輸入如何，輸出均為高阻態(tài)。其中與非門(mén)的功能是“有0出1，全1出0”；或非門(mén)的功能是“有1出0，全0出1”；與或非門(mén)的功能是“只要1個(gè)與門(mén)輸出為1，輸出為0，兩個(gè)與門(mén)全部輸出為0時(shí)，輸出為1”；異或門(mén)的功能是“相異出1，相同出0”；同或門(mén)的功能是“相同出1，相異出0”。用邏輯“1”表示高電平，用邏輯“0”表示低電平的方法稱(chēng)為正邏輯；如果用用邏輯“0”表示高電平，用邏輯“1”表示低電平，則稱(chēng)為負(fù)邏輯。A、與非門(mén) B、或門(mén) C、或非門(mén) D、異或門(mén)一個(gè)四輸入的與非門(mén)，使其輸出為0的輸入變量取值組合有（ B ）。A、TTL與非門(mén) B、三態(tài)門(mén) C、OC門(mén)（ A ）在計(jì)算機(jī)系統(tǒng)中得到了廣泛的應(yīng)用，其中一個(gè)重要用途是構(gòu)成數(shù)據(jù)總線(xiàn)。A、－5V~＋5V B、3~18V C、5~15V D、＋5V若將一個(gè)TTL異或門(mén)當(dāng)做反相器使用，則異或門(mén)的A和B輸入端應(yīng)：（ A ）。A、與非門(mén) B、或非門(mén) C、異或門(mén) D、同或門(mén)兩個(gè)類(lèi)型的集成邏輯門(mén)相比較，其中（ B ）型的抗干擾能力更強(qiáng)。 （ 對(duì) ）CMOS電路的帶負(fù)載能力和抗干擾能力均比TTL電路強(qiáng)。（ 對(duì) ）三態(tài)門(mén)采用了圖騰輸出結(jié)構(gòu)，不僅負(fù)載能力強(qiáng)，且速度快。 （ 錯(cuò) ）74LS系列產(chǎn)品是TTL集成電路的主流，應(yīng)用最為廣泛。 （ 錯(cuò) ）邏輯門(mén)電路是數(shù)字邏輯電路中的最基本單元。 （ 錯(cuò) ）根據(jù)邏輯功能可知，異或門(mén)的反是同或門(mén)。當(dāng)外界干擾較小時(shí)，TTL 與非 門(mén)閑置的輸入端可以 懸空 處理；TTL 或非 門(mén)不使用的閑置輸入端應(yīng)與 地 相接；CMOS門(mén)輸入端口為“與”邏輯關(guān)系時(shí)，閑置的輸入端應(yīng)接 高 電平，具有“或”邏輯端口的CMOS門(mén)多余的輸入端應(yīng)接 低 電平；即CMOS門(mén)的閑置輸入端不允許 懸空 。兩管源極相連構(gòu)成傳輸門(mén)的 （輸入端）或輸出 端，兩管漏極相連構(gòu)成傳輸門(mén)的 （輸出端）或輸入 端，兩管的柵極分別與兩個(gè)互非的 控制 端相連。TTL集成電路和CMOS集成電路相比較， TTL 集成門(mén)的帶負(fù)載能力較強(qiáng)， CMOS 集成門(mén)的抗干擾能力較強(qiáng)。普通的TTL與非門(mén)具有 圖騰 結(jié)構(gòu)，輸出只有 高電平“1” 和 低電平“0” 兩種狀態(tài)；TTL三態(tài)與非門(mén)除了具有 1 態(tài)和 0 態(tài)，還有第三種狀態(tài) 高阻 態(tài)，三態(tài)門(mén)可以實(shí)現(xiàn) 總線(xiàn) 結(jié)構(gòu)。CMOS集成電路是由 增強(qiáng) 型 PMOS 管和 增強(qiáng) 型 NMOS 管組成的互補(bǔ)對(duì)稱(chēng)MO