【正文】 END IF。 M_LINK_H=0000。 M_L=0000。 ELSIF S_LINK_M=0001 THEN IF (M_H=0101 AND M_L=1000) THEN M_H=0101。 M_L=M_L39。 ELSIF (M_H/=0000 AND M_L=0000) THEN M_H=M_H39。 ELSIF MINUS=39。 ELSE M_H=M_H。 M_L=0000。139。 M_OUT_H,M_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。 CLOCK_M_EN :IN STD_LOGIC。 秒模塊仿真波形LIBRARY IEEE。END PROCESS。139。 S_L=0000。 S_L=0000。 ELSIF (S_H=0101 AND S_L=1000) THEN S_LINK_M=0001。 S_L=S_L39。 ELSIF (S_H/=0000 AND S_L=0000) THEN S_H=S_H39。 ELSIF MINUS=39。 ELSE S_H=S_H。 S_L=0000。139。 S_OUT_H,S_OUT_L :OUT STD_LOGIC_VECTOR(3 DOWNTO 0) )。ENTITY CNT60_S ISPORT(CLK_1HZ :IN STD_LOGIC。 END BEHAVIOR。 END IF。 THEN IF CNT=11000 THEN CNT=00000。039。 CLK_50:OUT std_logic)。第五章 VHDL程序設計LIBRARY IEEE。 3）分計數(shù)模塊MINUTE60進制，帶有進位SLINKM和加減調(diào)節(jié)功能的，輸入為1Hz脈沖和低電平有效的使能信號及加減信號，輸出分個位、十位及進位信號MLINKH。 EP2C3T144C8引腳圖顯示電路所選用4個數(shù)碼管以動態(tài)顯示掃描方式完成時、分顯示。 數(shù)字鐘硬件電路設計本系統(tǒng)擬采用Altera公司Cyclone系列的EP2C3T144芯片。計時出現(xiàn)誤差時，可以用校時電路校時、校分。 數(shù)字鐘的工作原理振蕩器產(chǎn)生穩(wěn)定的高頻脈沖信號，作為數(shù)字鐘的時間基準，然后經(jīng)過分頻器輸出標準秒脈沖。如果編譯成功，可以見到工程管理窗口左上角顯示了工程（例如工程div）的層次結(jié)構(gòu)和其中結(jié)構(gòu)模塊耗用的邏輯宏單元數(shù)；在此欄下是編譯處理流程，包括數(shù)據(jù)網(wǎng)表建立、邏輯綜合、適配、配置文件裝配和時序分析等；最下欄是編譯處理信息；中欄式編譯報告項目選擇菜單，單擊其中各項可以詳細了解編譯與分析結(jié)果。步驟如下：QuartusII編譯器是由一系列處理模塊構(gòu)成的，這些模塊負責對設計項目的檢錯、邏輯綜合、結(jié)構(gòu)綜合、輸出結(jié)果的編輯配置，以及時序分析。此文件夾將被EDA軟件默認為工作庫。14.（可選）使用SignalTap II Logic Analyzer、SignalProbe功能或Chip Editor對設計進行調(diào)試。7.（可選）使用仿真器對設計執(zhí)行功能仿真。4.（可選）使用SOPC Builder或DSP Builder建立系統(tǒng)級設計。 Editor（文本編輯器）建立 Verilog HDL、VHDL或Altera硬件描述語言（AHDL）設計。在進行編譯后，可對設計進行時序仿真。在Compiler Tool窗口中，可以打開該模塊的設置文件或報告文件，或者打開其它相關(guān)窗口。此外，QuartusII與MATLAB和DSP Builder結(jié)合，可以進行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實現(xiàn)的關(guān)鍵EDA技術(shù)。Altera公司的QuartusII 開發(fā)工具人機界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。由于狀態(tài)機到HDL語言有一種標準的對應描述方式，所以這種輸入方式最后所能達到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系?？梢苑譃殡娐吩韴D描述，狀態(tài)機描述和波形描述3種形式。具體的設計輸入方式有以下幾種：。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標芯片CPLD/FPGA中。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，生成門級描述的網(wǎng)絡表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。CPLD/。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動布線實現(xiàn)各種電路的連接。當IOB控制的引腳被定義為輸出時，CLB陣列的輸出信號OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D觸發(fā)器，再送至輸出緩沖器。每個IOB控制一個引腳，它們可被配置為輸入、輸出或雙向I/O功能。另外，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲器使用，它由信號變換電路控制。CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對CLB內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到CLB輸出端X或Y，并用來選擇觸發(fā)器的激勵輸入信號、時鐘有效邊沿、時鐘使能信號以及輸出信號。這兩個函數(shù)發(fā)生器是完全獨立的，均可以實現(xiàn)4輸入變量的任意組合邏輯函數(shù)。[4]。[3] FPGA基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實現(xiàn)不同的設計。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設計一個數(shù)字系統(tǒng)。具有校時以及整點報時功能，可以對時、分進行單獨校對，使其校正到標準時間。在這快速發(fā)展的年代，時間對人們來說是越來越寶貴，在快節(jié)奏的生活時，人們往往忘記了時間，一旦遇到重要的事情而忘記了時間，這將會帶來很大的損失，因此我們需要一個定時系統(tǒng)來提醒這些忙碌的人。因此，本設計采用可編程邏輯器件實現(xiàn)。[2]EDA技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O計載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達方式，以計算機和大規(guī)模可編程邏輯器件的開發(fā)軟件及實驗開發(fā)系統(tǒng)為設計工具，自動完成用軟件的方式設計的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡、邏輯分割、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 課題相關(guān)技術(shù)的發(fā)展當今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。[1]鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地擴展了鐘表原先的報時功能。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器；而FPGA是特殊的ASIC芯片，與其它的ASIC芯片相比，它具有設計開發(fā)周期短、設計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢測等優(yōu)點。基于FPGA的多功能時鐘的設計 學院：電控學院 班級：微電子1001班 姓名：xxx 學號：xxxxxxxxxx 日期：2014年3月21日第一章 緒論現(xiàn)代社會的標志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強，復雜程度越來越高，更新步伐越來越快。本設計采用的VHDL是一種全方位的硬件描述語言，具有極強的描述能力，能支持系統(tǒng)行為級、寄存器傳輸級和邏輯門級這三個不同層次的設計；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強，因此在實際應用中越來越廣泛。根據(jù)鍵盤結(jié)構(gòu)的不同，采用不同的編碼方法，但無論有無編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應的鍵值，以實現(xiàn)按鍵功能程序的轉(zhuǎn)移。 選題背景本節(jié)將從FPGA嵌入式應用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實際出發(fā)，通過對該技術(shù)發(fā)展狀況的了解及課題本身的需要，指出研究基于FPGA的芯片系統(tǒng)與設計——數(shù)字鐘的設計與實現(xiàn)的必要性。美國ALTERA公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進的技術(shù)，加上Quartus開發(fā)環(huán)境，使得其更具有高性能，開發(fā)周期短等特點，十分方便進行電子產(chǎn)品的開發(fā)和設計。利用可編程邏輯器件具有其它方式?jīng)]有的特點，它具有易學、方便、新穎、有趣、直觀，設計與實驗成功率高、理論與實踐結(jié)合緊密、積小、量大、/O口豐富、編程和加密等特點，并且它還具有開放的界面、豐富的設計庫、模塊化的工具以及LPM定制等優(yōu)良性能，應用非常方便?？梢院敛豢鋸埖恼f，電子技術(shù)的應用無處不在，電子技術(shù)正在不斷地改變著我們的生活，改變著我們的世界。 課題研究的內(nèi)容本設計主要研究基于FPGA的數(shù)字鐘，要求時間以24小時為一個周期，顯示時、分。CPLD/PGFA幾乎能完成任何數(shù)字器件的功能，上至高性能CPU，下至簡單的74電路。這些優(yōu)點使得CPLD/FPGA技術(shù)在20世紀90年代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言HDL的進步。可編程邏輯模塊CLB是實現(xiàn)邏輯功