【正文】 ，可以打開該模塊的設(shè)置文件或報(bào)告文件，或者打開其它相關(guān)窗口。此外，QuartusII 與 MATLAB 和 DSP Builder 結(jié)合，可以進(jìn)行基于 FPGA 的 DSP 系統(tǒng)開發(fā)，是DSP 硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵 EDA 技術(shù)。Altera 公司的 QuartusII 開發(fā)工具人機(jī)界面友好、易于使用、性能優(yōu)良，并自帶編譯、仿真功能。由于狀態(tài)機(jī)到HDL語言有一種標(biāo)準(zhǔn)的對(duì)應(yīng)描述方式，所以這種輸入方式最后所能達(dá)到的工作速度和芯片利用率主要取決于綜合軟件；波形描述方式是基于真值表的一種圖形輸入方式，直接描述輸入與輸出的波形關(guān)系?？梢苑譃殡娐吩韴D描述，狀態(tài)機(jī)描述和波形描述3種形式。具體的設(shè)計(jì)輸入方式有以下幾種：。最后將適配器產(chǎn)生的器件編程文件通過編程器或下載電纜載入到目標(biāo)芯片CPLD/FPGA中。，包括底層器件配置、邏輯分割、邏輯優(yōu)化和布局布線。，生成門級(jí)描述的網(wǎng)絡(luò)表文件，這是將高層次描述轉(zhuǎn)化為硬件電路的關(guān)鍵步驟。CPLD/。IR主要由許多金屬線段構(gòu)成，這些金屬線段帶有可編程開關(guān)，通過自動(dòng)布線實(shí)現(xiàn)各種電路的連接。當(dāng)IOB控制的引腳被定義為輸出時(shí)，CLB陣列的輸出信號(hào)OUT也可以有兩條傳輸途徑：一條是直接經(jīng)MUX送至輸出緩沖器，另一條是先存入輸出通路D 觸發(fā)器，再送至輸出緩沖器。每個(gè)IOB控制一個(gè)引腳，它們可被配置為輸入、輸出或雙向 I/O功能。另外，邏輯函數(shù)發(fā)生器F和G還可以作為器件內(nèi)高速RAM或小的可讀寫存儲(chǔ)器使用，它由信號(hào)變換電路控制。蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)5CLB中有許多不同規(guī)格的數(shù)據(jù)選擇器（四選一、二選一等），通過對(duì)CLB 內(nèi)部數(shù)據(jù)選擇器的編程，邏輯函數(shù)發(fā)生器G、F和H的輸出可以連接到 CLB輸出端X或Y ，并用來選擇觸發(fā)器的激勵(lì)輸入信號(hào)、時(shí)鐘有效邊沿、時(shí)鐘使能信號(hào)以及輸出信號(hào)。這兩個(gè)函數(shù)發(fā)生器是完全獨(dú)立的，均可以實(shí)現(xiàn) 4輸入變量的任意組合邏輯函數(shù)。[4] 的主要組成部分。 [3] FPGA 基本結(jié)構(gòu)FPGA具有掩膜可編程門陣列的通用結(jié)構(gòu)，它由邏輯功能塊排成陣列，并由可編程的互連資源連接這些邏輯功能塊來實(shí)現(xiàn)不同的設(shè)計(jì)。它如同一張白紙或是一堆積木，工程師可以通過傳統(tǒng)的原理圖輸入或硬件描述語言自由的設(shè)計(jì)一個(gè)數(shù)字系統(tǒng)。具有校時(shí)以及整點(diǎn)報(bào)時(shí)功能，可以對(duì)時(shí)、分進(jìn)行單獨(dú)校對(duì)，使其校正到標(biāo)準(zhǔn)時(shí)間。在這快速發(fā)展的年代，時(shí)間對(duì)人們來說是越來越寶貴，在快節(jié)奏的生活時(shí)，人們往往忘記了時(shí)間，一旦遇到重要的事情而忘記了時(shí)間，這將會(huì)帶來很大的損失，因此我們需要一個(gè)定時(shí)系統(tǒng)來提醒這些忙碌的人。因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。 [2]EDA 技術(shù)以大規(guī)?？删幊踢壿嬈骷樵O(shè)計(jì)載體，以硬件描述語言為系統(tǒng)邏輯描述主要表達(dá)方式，以計(jì)算機(jī)和大規(guī)模可編程邏輯器件的開發(fā)軟件及實(shí)驗(yàn)開發(fā)系統(tǒng)為設(shè)計(jì)工具，自動(dòng)完成用軟件的方式設(shè)計(jì)的電子系統(tǒng)到硬件系統(tǒng)的邏輯編譯、邏輯化簡(jiǎn)、邏輯分割、邏輯映射、編程下載等工作，最終形成集成電子系統(tǒng)或?qū)Ｓ眉尚酒囊婚T新技術(shù)。 課題相關(guān)技術(shù)的發(fā)展當(dāng)今電子產(chǎn)品正向功能多元化,體積最小化,功耗最低化的方向發(fā)展。 [1]鐘表的數(shù)字化給人們生產(chǎn)生活帶來了極大的方便，而且大大地?cái)U(kuò)展了鐘表原先的報(bào)時(shí)功能。ASIC是專用的系統(tǒng)集成電路，是一種帶有邏輯處理的加速處理器；而FPGA是特殊的ASIC芯片，與其它的ASIC芯片相比，它具有設(shè)計(jì)開發(fā)周期短、設(shè)計(jì)制造成本低、開發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢測(cè)等優(yōu)點(diǎn)。蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)III目 錄第一章 緒論 ..............................................................1 選題背景 ............................................................2 課題相關(guān)技術(shù)的發(fā)展 ..............................................2 課題研究的必要性 ................................................2 課題研究的內(nèi)容 ......................................................3第二章 FPGA 簡(jiǎn)介 ..........................................................4 FPGA概述 ...........................................................4 FPGA基本結(jié)構(gòu) .......................................................4 FPGA系統(tǒng)設(shè)計(jì)流程 ...................................................6 FPGA開發(fā)編程原理 ...................................................8 QUARTUSII設(shè)計(jì)平臺(tái) ...................................................8 軟件開發(fā)環(huán)境及基本流程 ..........................................8 具體設(shè)計(jì)流程 ...................................................10第三章 數(shù)字鐘總體設(shè)計(jì)方案 ...............................................13 數(shù)字鐘的構(gòu)成 .......................................................13 數(shù)字鐘的工作原理 ...................................................13 數(shù)字鐘硬件電路設(shè)計(jì) .................................................13第四章 單元電路設(shè)計(jì) .....................................................16 分頻模塊電路設(shè)計(jì) ...................................................16 校時(shí)控制模塊電路設(shè)計(jì) ...............................................17 按鍵消抖 .......................................................17 按鍵控制模塊 ...................................................18 計(jì)數(shù)模塊 ...........................................................21 譯碼顯示模塊 .......................................................27 譯碼顯示強(qiáng)制轉(zhuǎn)換模塊 ...............................................29 整點(diǎn)報(bào)時(shí)模塊 .......................................................29結(jié)果與展望 ...............................................................31蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)IV結(jié)果 ...................................................................31展望 ...................................................................31致謝 .....................................................................32主要參考文獻(xiàn) .............................................................33蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)1第一章 緒論現(xiàn)代社會(huì)的標(biāo)志之一就是信息產(chǎn)品的廣泛使用，而且是產(chǎn)品的性能越來越強(qiáng)，復(fù)雜程度越來越高，更新步伐越來越快。本設(shè)計(jì)采用的VHDL是一種全方位的硬件描述語言，具有極強(qiáng)的描述能力，能支持系統(tǒng)行為級(jí)、寄存器傳輸級(jí)和邏輯門級(jí)這三個(gè)不同層次的設(shè)計(jì)；支持結(jié)構(gòu)、數(shù)據(jù)流、行為三種描述形式的混合描述，覆蓋面廣，抽象能力強(qiáng)，因此在實(shí)際應(yīng)用中越來越廣泛。根據(jù)鍵盤結(jié)構(gòu)的不同，采用不同的編碼方法，但無論有無編碼以及采用什么樣的編碼，最后都要轉(zhuǎn)換成為相應(yīng)的鍵值，以實(shí)現(xiàn)按鍵功能程序的轉(zhuǎn)移。蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)2 選題背景本節(jié)將從 FPGA 嵌入式應(yīng)用開發(fā)技術(shù)與數(shù)字鐘技術(shù)發(fā)展的客觀實(shí)際出發(fā)，通過對(duì)該技術(shù)發(fā)展?fàn)顩r的了解及課題本身的需要，指出研究基于 FPGA 的芯片系統(tǒng)與設(shè)計(jì)——數(shù)字鐘的設(shè)計(jì)與實(shí)現(xiàn)的必要性。美國(guó) ALTERA 公司的可編程邏輯器件采用全新的結(jié)構(gòu)和先進(jìn)的技術(shù)，加上Quartus 開發(fā)環(huán)境，使得其更具有高性能，開發(fā)周期短等特點(diǎn)，十分方便進(jìn)行電子產(chǎn)品的開發(fā)和設(shè)計(jì)。利用可編程邏輯器件具有其它方式?jīng)]有的特點(diǎn)，它具有易學(xué)、方便、新穎、有趣、直觀，設(shè)計(jì)與實(shí)驗(yàn)成功率高、理論與實(shí)踐結(jié)合緊密、積小、量大、/O 口豐富、編程和加密等特點(diǎn)，并且它還具有開放的界面、豐富的設(shè)計(jì)庫、模塊化的工具以及 LPM 定制等優(yōu)良性能，應(yīng)用非常方便。可以毫不夸張的說