【正文】 故從有按鍵按下到輸入信號(hào)產(chǎn)生大概需要 60ms。該模塊的仿真波形如圖 所示。 a b圖 按鍵控制模塊圖 中 a 圖是控制分的高位，低位以及小時(shí)的高位的模塊，b 圖是控制小時(shí)的低位的模塊。oaddr[3..0]作為輸出信號(hào)，用于控制時(shí)間的調(diào)整。：ENTITY addram ISPORT（inkey : IN STD_LOGIC。END addram。蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)19BEGINoaddr=count。if count=9 thencount=0000。end if。END addram_architecture。對(duì)于分的高位，僅將程序中的 count=9 改成 count=5 即可；對(duì)于小時(shí)的高位，僅將程序中的 count=9 改成 count=2 即可。圖 分低位按鍵控制模塊波形仿真：ENTITY addram3 ISPORT（inkey : IN STD_LOGIC。oaddr : OUT STD_LOGIC_VECTOR（3 downto 0））。ARCHITECTURE addram3_architecture OF addram3 ISsignal count:std_logic_vector（3 downto 0）。k1:process（inkey,flag）beginif rising_edge（inkey） thenif flag=39。 thenif count=3 thencount=0000。end if。if count=9 thencount=0000。end if。end process k1。說明：當(dāng) flag 為高電平時(shí)，即小時(shí)高位為 2，小時(shí)低位只能在 0 到 3 之間變動(dòng)；當(dāng) flag 為低電平時(shí)，即小時(shí)高位為 1，小時(shí)低位可以在 0 到 9 之間變動(dòng)。蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)21圖 小時(shí)低位按鍵控制模塊波形仿真 計(jì)數(shù)模塊該模塊框圖如圖 所示。圖 秒模塊邏輯框圖核心程序如下：ENTITY second ISPORT（clk_1s : IN STD_LOGIC。END second。beginif rising_edge（clk_1s） thenif count=59 thenos=39。count:=0。039。end if。end process k1。圖 秒計(jì)數(shù)模塊波形仿真該模塊框圖如圖 所示。圖 分低位邏輯框圖蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)23核心程序如下：ENTITY ml ISPORT（clk_1s : IN STD_LOGIC。iset_addr : IN STD_LOGIC_VECTOR（3 DOWNTO 0）。os : OUT STD_LOGIC）。ARCHITECTURE ml_architecture OF ml ISBEGINk1:process（clk_1s,iset ）variable count:integer range 0 to 10:=0。039。addr_1s=iset_addr。139。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。end if。END ml_architecture。該模塊框圖如圖 所示。clk_1sisetflagiset_addr[3..0]addr_1s[3..0]oshlinst14圖 小時(shí)低位計(jì)數(shù)模塊組件圖核心程序如下：ENTITY hl ISPORT（clk_1s : IN STD_LOGIC。flag : IN STD_LOGIC。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。END hl。beginif iset=39。 thencount:=CONV_INTEGER（iset_addr ）。elsif rising_edge（clk_1s ） thenif flag=39。 thenif count=3 then蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)25os=39。count:=0。elseos=39。count:=count+1。end if。139。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。end if。end process k1。該模塊框圖如圖 所示，主要完成小時(shí)高位 1 和 2 之間的變換，同時(shí)當(dāng)小時(shí)高位為 2 時(shí)， flag 為高電平，當(dāng)為 1 時(shí)，flag 為低電平。iset : IN STD_LOGIC。addr_1s : OUT STD_LOGIC_vector（3 downto 0）。END hh。beginif iset=39。 thencount:=CONV_INTEGER（iset_addr ）。if count=2 thenflag=39。else flag=39。end if。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。139。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。039。addr_1s=CONV_STD_LOGIC_VECTOR（count,4）。end if。END hh_architecture。模塊組件如 所示。addr : IN STD_LOGIC_vector（3 downto 0）。 END drive。 BEGIN process（clk）begin sel=addr。 when 0001=led=11111001。 when 0011=led=10110000。 when 0101=led=10010010。 when 0111=led=11111000。 when 1001=led=10010000。 end case。 end behave。圖 譯碼顯示波形仿真蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)29 譯碼顯示強(qiáng)制轉(zhuǎn)換模塊由于系統(tǒng)只能顯示時(shí)、分，故在此將時(shí)低位的數(shù)碼管的“小數(shù)點(diǎn)” 作為秒顯示，以1HZ 的頻率閃爍。idata[7..0] odata[6..0]convinst18圖 譯碼顯示強(qiáng)制轉(zhuǎn)換模塊組件 整點(diǎn)報(bào)時(shí)模塊該模塊能夠完成整點(diǎn)時(shí)的報(bào)時(shí)功能。該模塊在十二點(diǎn)三十分的時(shí)候，蜂鳴器響起音樂，持續(xù)一分鐘。mh[3..0]ml[3..0]hh[3..0]hl[3..0]iclkclksig500sig1kspeakerbaoshiinst24圖 整點(diǎn)報(bào)時(shí)模塊組件：if rising_edge（clk05s） thenif t=119 thent:=0。end if。039。139。if mh=0000 and ml=0000 and （t=119 or t=0 or t=1）then d=39。else d=39。end if。end process。b=clk05s and not（c）。說明：改程序中的時(shí)鐘信號(hào) clk05s 的頻率為 2HZ，且其有效電平（高電平）占空比為 2/3。圖 整點(diǎn)報(bào)時(shí)模塊波形仿真。在此次的數(shù)字鐘設(shè)計(jì)過程中，更進(jìn)一步地熟悉有關(guān)數(shù)字電路的知識(shí)和具體應(yīng)用。并能根據(jù)仿真結(jié)果分析設(shè)計(jì)的存在的問題和缺陷，從而進(jìn)行程序的調(diào)試和完善。再加上器件對(duì)信號(hào)的延時(shí)等問題，實(shí)際下載硬件電路上后會(huì)出現(xiàn)一系列的問題，因此仿真圖和電路連接圖還是有一定區(qū)別的?？偟膩碚f，通過這次的設(shè)計(jì)更進(jìn)一步地增強(qiáng)了動(dòng)手能力，對(duì)數(shù)字鐘的工作原理也有了更加透徹的理解。 15 的矩陣鍵盤所限制，使得鬧鐘功能實(shí)現(xiàn)不易。，數(shù)碼管顯示全部為零且計(jì)數(shù)器不工作，經(jīng)分析得知程序中的總的清零信號(hào)保持有效狀態(tài)，改動(dòng)程序后計(jì)數(shù)器開始計(jì)數(shù)。故提出改進(jìn)方案為用一個(gè)按鍵控制數(shù)碼管的位選，再用兩個(gè)按鍵控制計(jì)數(shù)的加減。本設(shè)計(jì)利用硬件描述語言和 FPGA 芯片相結(jié)合進(jìn)行數(shù)字鐘的研究，從中可以看到EDA 技術(shù)的發(fā)展在一定程度上實(shí)現(xiàn)了硬件設(shè)計(jì)軟件化。相信隨著電子技術(shù)的發(fā)展，數(shù)字鐘的功能會(huì)更加多樣化，滿足人們的各種需要。吳小所老師認(rèn)真負(fù)責(zé)的工作態(tài)度，嚴(yán)謹(jǐn)?shù)闹螌W(xué)精神和深厚的理論水平都使我受益匪淺。在理論上，老師耐心講解電路原理圖的繪制，以及電路的性能；在實(shí)際操作中，從系統(tǒng)的設(shè)計(jì)到最終系統(tǒng)的調(diào)試，老師都給予了諸多幫助，使我得到不少的提高，這是在這次設(shè)計(jì)中我所得到的最寶貴的財(cái)富。在這次畢業(yè)設(shè)計(jì)中，我的專業(yè)知識(shí)水平也取得一定的進(jìn)步。在此我向曾經(jīng)幫助和關(guān)心我的老師和同學(xué)致以誠(chéng)摯的感謝。蘭州交通大學(xué)畢業(yè)設(shè)計(jì)(論文)34主要參考文獻(xiàn)[1] 王紫婷，吳蓉 ，張彩珍，EDA 技術(shù)與應(yīng)用，蘭州大學(xué)出版社， 2022[2] 潘松，黃繼業(yè)，EDA 技術(shù)實(shí)用教程，北京科學(xué)出版社，2022[3] 崔葛，基于 FPGA 的數(shù)字電路系統(tǒng)設(shè)計(jì)，西安電子科技大學(xué)出版社，2022[4] 王開軍，姜宇柏，面向 CPLD/FPGA 的 VHDL 設(shè)計(jì)，機(jī)械工業(yè)出版社， 2022[5] 畢滿清，電子技術(shù)實(shí)驗(yàn)與課程設(shè)計(jì)，機(jī)械工業(yè)出版社，2022[6] 呂思忠，數(shù)子電路實(shí)驗(yàn)與課程設(shè)計(jì)，哈爾濱工業(yè)大學(xué)出版社，2022[7] 謝自美，電子線路設(shè)計(jì)、實(shí)驗(yàn)、測(cè)試，華中理工大學(xué)出版社，202