【正文】 何限 制。 這些方式包括： 行為描 述方式—使用過程化結(jié)構(gòu)建模；數(shù)據(jù)流方式—使用連續(xù)賦值語句方式建 模；結(jié)構(gòu)化方式—使用門和模塊實例語句描述建模。用戶定義的原語既可以是組合 邏輯原語，也可以是時序邏輯原語。1992 年， OVI 決定致力于推廣 Verilog OVI 17 哈爾濱工程大學(xué)本科生畢業(yè)論文 標準成為 IEEE 標準。那時它只是一種專用語言。Verilog HDL 提供了 擴展的建模能力，其中許多擴展最初很難理解。此外，Verilog HDL 語言提供了編程 語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模 擬的具體控制和運行。被建模的數(shù)字系統(tǒng)對象的復(fù)雜性可以介于簡 單的門和完整的電子數(shù)字系統(tǒng)之間。 16 哈爾濱工程大學(xué)本科生畢業(yè)論文 現(xiàn)在，隨著系統(tǒng)級 FPGA 以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計和系統(tǒng) 設(shè)計變得越來越重要。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認同的標準硬 件描述語言。據(jù)統(tǒng)計，目 前在美國硅谷約有 90%以上的 ASIC 和 FPGA 采用硬件描述語言進行設(shè)計。 利 用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層 描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復(fù)雜的數(shù)字系統(tǒng)。 15 哈爾濱工程大學(xué)本科生畢業(yè)論文 第4章 基于CPLD的高速時鐘電路軟件設(shè)計 硬件設(shè)計完成后，便可以開展軟件的設(shè)計了。 電源模塊 CPLD 芯片 EPM240T100 和 PLL 芯片 ADF3607 都不能在 5V 電壓下工 作，都需要 的工作電源電壓，本設(shè)計采用電源芯片 LT1764 為 CPLD 和 ADF43607 將 5V 電壓轉(zhuǎn)換成 。 單片機處理速度不高，而 DSP 價格過高，而且兩者都是通過串行執(zhí)行指 令來實現(xiàn)特定功能，實時性不夠好，而 FPGA/ CPLD 則可實現(xiàn)硬件上的并行 工作，實時性更好，更適合用來控制高速時鐘電路。 13 哈爾濱工程大學(xué)本科生畢業(yè)論文 圖 時鐘電路原理圖 使用 DSP 作為主控芯片 數(shù)字信號處理器 DSP（Digital Signal Processor）具有強大的運算功能和 快速的處理能力。 時鐘電路部分的原理圖如圖 所示。 PLL 技術(shù)具有高頻率、寬帶、頻譜質(zhì)量好等優(yōu)點，但其頻率轉(zhuǎn)換速度低 [3] 。 圖 系統(tǒng)整體方案框圖 系統(tǒng)設(shè)計指標 高速時鐘電路時鐘輸出頻率范圍至少在 400MHz—； 輸出功率范圍：14dBm—6dBm； 12 哈爾濱工程大學(xué)本科生畢業(yè)論文 頻率合成部分的實現(xiàn) 頻率合成部分可采用分立元件設(shè)計頻率合成器，也可以直接使用集成芯 片。 而 PCB 的設(shè)計也對硬件系統(tǒng)的性能有很大的影響。 圖 PFD 簡易原理圖和時序圖(鎖定時) 由于 ADF43607 輸出的中心頻率由外部電感設(shè)置， 他們之間的對應(yīng)關(guān)系 可由下面公式得出： Fo = 1/{2π [ pF ( + LEXT )]1/ 2 } () 其中 Fo 是輸出的中心頻率， LEXT 是外部電感值[812]。 10 哈爾濱工程大學(xué)本科生畢業(yè)論文 ADF4360 系列的 VCO 核用了相互重疊的 8 個帶寬， 使其在沒有高的 VCO 靈 敏度、相噪和雜散較低的情況下可以覆蓋一個較寬的頻率范圍。圖 是一個簡化的原理圖。 圖 ADF43607 控制時序 ADF4360 系列的數(shù)字部分包括了 24 位的輸入移位寄存器，14 位的 R 計 數(shù)器和一個由 5 位 A 計數(shù)器和 13 位 B 計數(shù)器組成的 18 位的 N 計數(shù)器(此處 的 R、N 計數(shù)器與前面提到的 R、N 計數(shù)鎖存器不同，此處 R 計數(shù)器 14 位， N 計數(shù)器 18 位，而 R、N 計數(shù)鎖存器都是 24 位，且 R、N 計數(shù)鎖存器僅用 在初始化和輸入信號發(fā)生變化時)。其中， t1 、 t7 不小于 20ns， ttt6 不小于 10ns， tt5 不小 于 25ns。 芯片通電后，鎖存器的輸入順序是這樣的：1，R 計數(shù)鎖存器；2，控制鎖存 器；3，N 計數(shù)鎖存器。鑒相器內(nèi)部還有一個可編程延遲單元，用來控制翻轉(zhuǎn)脈 沖的寬度，這個翻轉(zhuǎn)脈沖保證鑒相器的傳遞函數(shù)沒有死區(qū)，因此，降低了相 位噪聲和參考雜散。 ； 該芯片適用于無線手持設(shè)備(DECT， GSM，PCS，DCS，WCDMA)、測試設(shè)備、無線 LNAs 等。另外還有一個 二分頻可選擇，這樣使用者可以得到 175MHz～900MHz 的 RF 輸出。小數(shù)頻率合成器有多種 7 哈爾濱工程大學(xué)本科生畢業(yè)論文 實現(xiàn)方式，其中 ∑ 小數(shù)頻率合成器是最成功的實現(xiàn)方式[3]。 鎖相式分數(shù)頻率合成器的輸出信號頻率不必是參考信號頻率的整數(shù)倍，可以 是參考信號頻率的小數(shù)倍。其實現(xiàn)方法為，在 M 分頻器與壓控振蕩器之間插入高速 雙模前置分頻器（ 247。 6 () 顯然，只要改變分頻比 N，即可實現(xiàn)輸出不同頻率的 f o ，從而實現(xiàn)由 f r 合成 哈爾濱工程大學(xué)本科生畢業(yè)論文 由于單環(huán) PLL 頻率合成器難于同時滿足合成器在頻帶寬度、 頻率分辨率 和頻率轉(zhuǎn)換時間等多方面的性能要求，因此，在現(xiàn)代通信與電子設(shè)備中采用 多環(huán) PLL 頻率合成器、吞除脈沖式鎖相環(huán)頻率合成器或鎖相環(huán)分數(shù)頻率合成 器[5,6]。高穩(wěn)定度的參考振蕩器信號 f R 經(jīng) R 次分頻后，得 到頻率為 f r 的參考脈沖信號。它的輸出分頻后送到鑒相器的已輸入端，提供負反饋。取出與這兩個信號的相位差成正 比的電壓作為誤差電壓來控制 VCO 的頻率，達到使其與輸入信號頻率相等 的目的。介紹了基于 CPLD 的高速時鐘電路軟件設(shè)計的具體流程 以及操作方法； 第 5 章 分別對系統(tǒng)的軟硬件部分進行了調(diào)試， 調(diào)試無誤后進行了系統(tǒng)的 4 哈爾濱工程大學(xué)本科生畢業(yè)論文 整體調(diào)試。運用 VHDL 語言，使用 Quartus II 軟件對 CPLD 進行編程。雙環(huán)或多環(huán)鎖相式 頻率合成器、DDS 與鎖相式混合的頻率合成器已經(jīng)實現(xiàn)單片集成。 DDS 附加 PLL 方案是在環(huán)路中插入混頻器，使 DDS 和 PLL 的輸出相加，為了使 PLL 具有很小的頻率轉(zhuǎn)換時間，PLL 可采用高 鑒相頻率，而 DDS 小的頻率間隔則可保證輸出頻率的精細變化?；旌鲜筋l率合成技術(shù)利用這兩種技術(shù)各自 的優(yōu)點，將兩者結(jié)合起來，其基本思想是利用 DDS 的高分辨率來解決 PLL 中頻率分辨率和頻率轉(zhuǎn)換時間的矛盾。盡管 DDS 技術(shù)有很多優(yōu)點， 但它也并不十分完美。如在三環(huán)鎖 相頻率合成器中，高位環(huán)提供頻率間隔較大的較高頻率輸出，低位環(huán)提供頻 率間隔較小的較低頻率輸出，加法環(huán)將前兩部分加起來，從而獲得既有較高 的工作頻率，頻率分辨率也很高，又能快速轉(zhuǎn)換頻率的合成信號輸出。通過改變分頻系數(shù)，壓控振蕩器就可以產(chǎn)生不同頻率 的輸出信號，其頻率是參考信號頻率的整數(shù)倍，因此稱為整數(shù)頻率合成器。因此，直接模擬式頻率合成器已逐漸被鎖相式頻率合成 器、直接數(shù)字式頻率合成器取代。直接模擬式頻率合成器是由一個高穩(wěn)定、高純度 的晶體參考頻率源，通過倍頻器、分頻器、混頻器，對頻率進行加、減、乘、 除運算，得到各種所需頻率。頻率合成技術(shù)是將一個或多個高穩(wěn)定、 1 哈爾濱工程大學(xué)本科生畢業(yè)論文 高精確度的標準頻率經(jīng)過一定變換，產(chǎn)生同樣高穩(wěn)定度和精確度的大量離散 頻率的技術(shù)。到目前為止，最普遍的頻率合成方法是利用鎖相環(huán)技 術(shù)（PLL）[2]。 對現(xiàn)代無線通信來說，將晶體振蕩器的高頻率穩(wěn)定性與 LC 振蕩器的寬 可調(diào)性結(jié)合起來的方法是必要的。而作為高速信號處理系統(tǒng)中的一個重要組成部分，時鐘源(頻 通信、 測試儀器等電子系統(tǒng)實現(xiàn)高性能指標的關(guān)鍵。 本文由囩惔風(fēng)輕貢獻 doc文檔可能在WAP端瀏覽體驗不佳。 研究背景及意義 隨著信號處理技術(shù)的飛速發(fā)展，高速信號處理已逐漸成為了信號處理領(lǐng) 域的研究熱點。在不同的系統(tǒng)中，根據(jù)系統(tǒng)設(shè)計指標的要求不同， 時鐘電路所提供的時鐘頻率也不同。在大多數(shù)接收機、發(fā)射機、收發(fā)報機和測試設(shè)備中，頻率合成是產(chǎn)生 各種頻率的主要技術(shù)。 頻率合成技術(shù)的研究現(xiàn)狀 頻率合成器是電子系統(tǒng)的心臟，是決定電子系統(tǒng)性能的關(guān)鍵設(shè)備，隨著 通信、數(shù)字電視、衛(wèi)星定位、航空航天、雷達和電子對抗等技術(shù)的發(fā)展，對 頻率合成器提出了越來越高的要求。這種頻率合 成器原理簡單，易于實現(xiàn)。更重要的 是，直接模擬式頻率合成器不能實現(xiàn)單片集成，而且輸出端的諧波、噪聲及 寄生頻率難以抑制。 在壓控振蕩器與鑒相器之間的鎖相環(huán)反饋回路上增加整數(shù)分頻器，就形成了 一個整數(shù)頻率合成器。在多環(huán)頻率合成器中，使用多個鎖相環(huán)路。DDS 技術(shù)與傳統(tǒng)的頻率合成技術(shù)相比，具有頻率分 辨率高、相位噪聲小、穩(wěn)定度高、易于調(diào)整及控制靈活等優(yōu)點。 DDS 技術(shù)則具有高速頻率轉(zhuǎn)換能力、高度的頻率和相位分辨能力，但目前尚不能 做到寬帶，頻譜純度也不如 PLL。 將 通過采用高的 鑒相頻率（DDS 的輸出頻率）來提高 PLL 的轉(zhuǎn)換速度，并利用 DDS 的高分 辨率來保證小頻率間隔。頻率合成器的發(fā)展趨勢是頻率更高、系統(tǒng)功能更強、制作工 藝更先進、集成度更高、成本更低、系列品種更加完善。運用 Altium Designer 軟件 進行電路原理圖和 PCB 的設(shè)計。 具體章節(jié)的內(nèi)容安排如下： 第 1 章 簡單介紹了課題的研究背景， 研究目的和意義， 以及頻率合成技 術(shù)的興起和研究現(xiàn)狀； 第 2 章 介紹了鎖相式頻率合成技術(shù)的原理以及 PLL 芯片 ADF43607 的 工作原理和使用方法； 第 3 章