eda技術(shù)考試試題b及詳細(xì)答案-全文預(yù)覽
【正文】 、AHDL、Verlog和波形輸入方式)3) 指定CPLD型號(hào)(Assign/Device)4) 設(shè)置管腳、下載方式和邏輯綜合的方式，若上一步用的是AUTO則不需設(shè)置管腳(Assign/Global Project Device Option,Assign/Global Logic Synthesis)5) 保存并檢查源文件(File/project/Save amp。use 。architecture nor_behave of nor2 isbegin y=a nor b。ENTITY half IS PORT (a, b : IN std_LOGIC。BEGIN c=a or b。end half1。entity count12 isport(clk,reset,en: in std_logic。begin qa=count_4(0)。 process(clk,reset) begin if (reset=39。event and clk=39。) then if(count_4=1011) then count_4=0000。 end if。 end process。139。) then if(en=39。) then count_4=0000。 qc=count_4(2)。end count12。use 。 co=not d。END half。（2）半加器LIBRARY ieee。 y: out std_logic)。6) 指定管腳(Max+plusⅡ/Floorplan Editor)7) 保存和編譯源文件(File/project/Save amp。PAL：或陣列固定，與陣列可編程，其第二代產(chǎn)品GAL具有了可電擦寫(xiě)、可重復(fù)編程、可設(shè)置加密的功能。頂層和底層走線之間的連接采用過(guò)
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