eda技術(shù)考試試題b及詳細(xì)答案(存儲(chǔ)版)
【正文】 述第三個(gè)層次為邏輯綜合三 選擇題（12分）1． A 2．D 3．A 4．D 5．B四 簡(jiǎn)答題（6+6=12分）1原理圖設(shè)計(jì)步驟（6分）⑴ 設(shè)置原理圖設(shè)計(jì)環(huán)境 1分⑵ 放置元件 1分⑶ 原理圖布線 1分⑷ 編輯與調(diào)整 1分⑸ 檢查原理圖 1分⑹ 生成網(wǎng)絡(luò)表 1分2過(guò)程調(diào)用語(yǔ)句可以并發(fā)執(zhí)行,但要注意那些問(wèn)題:（ 6分）并發(fā)過(guò)程調(diào)用是一個(gè)完整的語(yǔ)句,在它之前可以加標(biāo)號(hào) 2分并發(fā)過(guò)程調(diào)用語(yǔ)句應(yīng)帶有IN,OUT或INOUT的參數(shù),他們應(yīng)該列在過(guò)程名后的括號(hào)內(nèi) 2分并發(fā)過(guò)程調(diào)用可以有多個(gè)返回值 2分五 論述題MAX+PLUSII軟件設(shè)計(jì)流程（13分）1) 輸入項(xiàng)目文件名(File/Project/Name) 2) 輸入源文件(圖形、VHDL、AHDL、Verlog和波形輸入方式)3) 指定CPLD型號(hào)(Assign/Device)4) 設(shè)置管腳、下載方式和邏輯綜合的方式，若上一步用的是AUTO則不需設(shè)置管腳(Assign/Global Project Device Option,Assign/Global Logic Synthesis)5) 保存并檢查源文件(File/project/Save amp。 當(dāng)需要連接兩個(gè)層面上的銅膜走線時(shí)就需要過(guò)孔（Via）,過(guò)孔又稱為貫孔、沉銅孔和金屬化孔。信號(hào)對(duì)應(yīng)物理設(shè)計(jì)中的（ ）?！禘DA技術(shù)》第二學(xué)期期末試題B卷號(hào)：B 時(shí)間：120 分鐘 2008 年6 月專業(yè)：電子信息工程 學(xué)號(hào)： 姓名：一、填空題（20分，每題2分） 當(dāng)前ASIC制造商都自己開(kāi)發(fā)了HDL語(yǔ)言，但是都不通用，只有美國(guó)國(guó)防部開(kāi)發(fā)的（ ）語(yǔ)言成為了IEEE. STD_1076標(biāo)準(zhǔn)，并在全世界得到了承認(rèn)。其中常數(shù)對(duì)應(yīng)代表數(shù)字電路中的電源和接地等。則a(0)
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