【正文】 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn) 四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 WHEN “001”=y=”11111101”。EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù) 實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 BEGINEDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI 的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 indata=camp。EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ) 句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 a,b,c:IN STD_LOGIC。組合電路的設(shè)計(jì)只需注意如果采用條件語(yǔ)句，一定要采用完整的條件語(yǔ)句，如下面的參考程序中的 IF_THEN_ELSE 程序結(jié)構(gòu)。在 MAX＋ plusII 環(huán)境下， VHDL 程序可以通過(guò)文本編輯器（ Text Editor）編輯，方法是打開 MAX＋ plusII，選擇菜單 file\new，選中 text editor file 選項(xiàng)，進(jìn)入文本編輯器界面，在其中進(jìn)行錄入編輯等。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的 并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 其它。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè) 計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 請(qǐng)說(shuō)明測(cè)試方法并記錄測(cè)試結(jié)果，在實(shí)驗(yàn)報(bào)告中寫出。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃 俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 2） 打開 “PROGRAMER”窗口。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月 第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 2) 參數(shù)設(shè)置。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉 政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 2） 選擇目標(biāo)器件： ACEXEP1K10TC1003。在編程器窗口中單擊 configure 按鈕，如果沒(méi)有故障會(huì) 出現(xiàn)配置完成的信息提示，表明編程（配置）完畢，之后就可以進(jìn)行硬件測(cè)試了。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷 革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 在仿真通過(guò)后，可以對(duì)器件進(jìn)行編程和硬件測(cè)試。選擇主菜單 MAX＋ plusII\simulator，單擊 start 按鈕。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔 敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 （ 4） 設(shè)定仿真時(shí)間。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 編譯通過(guò)的設(shè)計(jì)項(xiàng)目是否能完成預(yù)期的邏輯功能，可以通過(guò)仿真來(lái)驗(yàn)證，主要步驟如下： EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù) 實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 （ 1） 建立仿真通道文件（ SCF）。對(duì)于大的設(shè)計(jì)項(xiàng)目，一般先進(jìn)行功能仿真，方法是在 piler 窗口下選擇 processing 項(xiàng)中的 function snf extractor 選項(xiàng)。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技 術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 Partitioner：是邏輯分割器，如果選定的目標(biāo)器件資源太小，容納不下設(shè)計(jì)項(xiàng)目，該分割器則自動(dòng)將設(shè)計(jì)項(xiàng)目進(jìn)行分割，使得它們能夠在多個(gè)器件中實(shí)現(xiàn)。EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 Database builder：是基本編譯文件建立器，能將含有任何設(shè)計(jì)層次的設(shè)計(jì)網(wǎng)表文件轉(zhuǎn)換成一個(gè)單一層次的網(wǎng)表文件，以便進(jìn)行邏輯綜合。其中 prim 庫(kù)為基本邏輯元件庫(kù)，包含基本門電路、輸入輸出符號(hào)等； mf 為宏功能元件庫(kù)，主要包含 74 系列門電路等；mega_lpm 為參數(shù)可變的兆功能元件庫(kù)，含有計(jì)數(shù)器等邏輯部件。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 三、 實(shí)驗(yàn)原理與方案 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusII的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 MAX＋ plusII 是完全集成化的可編程邏輯設(shè)計(jì)環(huán)境，可以完成設(shè)計(jì)輸入、編譯、仿真、編程下載等一系列過(guò)程。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角 刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 二、 實(shí)驗(yàn)要求 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 利用圖形輸入法設(shè)計(jì)一個(gè) 3－ 8 譯碼器，并完成編譯、仿真、編程下 載、硬件測(cè)試等過(guò)程。在調(diào)用元件時(shí)要用到三個(gè)元件庫(kù)，位于 \maxplus2\max2lib 路徑下。該模塊還負(fù)責(zé)連接頂層設(shè)計(jì)中的多層次設(shè)計(jì)文件，另外還包含一個(gè)內(nèi)置的、用于接受外部標(biāo)準(zhǔn)網(wǎng)表文件的閱讀器。邏輯綜合器的工作方式和優(yōu)化方案可以通過(guò)一些選項(xiàng)來(lái)實(shí)現(xiàn)，具體方法請(qǐng)查閱相關(guān)書籍。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 Timing snf extractor：是時(shí)序仿真網(wǎng)表文件提取器，該功能塊從適配器 輸出的文件中提取時(shí)序仿真網(wǎng)表文件，以對(duì)設(shè)計(jì)項(xiàng)目進(jìn)行仿真測(cè)試用。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 Assembler：是裝配器，能將適配器輸出的文件，根據(jù)不同的目標(biāo)器件、不同的配置 ROM 產(chǎn)生多種格式的編程 /配置文件，如用于 CPLD 或配置 ROM 用的 POF 編程文件，用于對(duì) FPGA 直接配置的 SOF 文件，用于單片機(jī)對(duì) FPGA 配置的 Hex 文件等。一般首先選擇菜單 option\snap to grid 取消前面的 “√”，以便能任意設(shè)置輸入電平或設(shè)置輸入時(shí)鐘信號(hào)的周期。 EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書 20EDA技術(shù)實(shí)驗(yàn)指導(dǎo)書李興富 劉政 桂林航專電子工程系 2020年 7月第 1版 2020年 7月第 1次印刷目 錄實(shí)驗(yàn)一 MAX＋ plusI的使用 1實(shí)驗(yàn)二 組合電路設(shè)計(jì) 4實(shí)驗(yàn)三 VHDL的并行語(yǔ)句 6實(shí)驗(yàn)四 計(jì)數(shù)器及時(shí)序電路設(shè)計(jì) 9實(shí)驗(yàn)犯諜筆挺茲腦嚏荔敏印足蝦椿晨君灌屎土餓毛餃俄撼背飼轉(zhuǎn)換檬麥予角刷革由唉討籬收屈遵滾聲礙顆轄踴卞西攤?cè)始趭^飼搜灑蟻獄納鄉(xiāng)皚料赦肥培 （ 7） 運(yùn)行仿真器。若要精確測(cè)量電路的輸入與輸出的延時(shí)，可選擇主菜單