《fpga設(shè)計(jì)袁百靈》ppt課件-全文預(yù)覽
【正文】 是容易產(chǎn)生毛刺。 … … … … default: … } endcase 解決辦法： 一：使用 if() …。 ? always (negedge rst_n or negedge clk) always (negedge clk) ? begin begin ? if(!rst_n) case(counter) ? counter=4’b0。 ? ： 比較 Verilog和Ｃ語言的區(qū)別 ? C: For(I=0。FPGA設(shè)計(jì) １ FPGA設(shè)計(jì) 流程 ２ 設(shè)計(jì)舉例 ３ FPGA設(shè)計(jì) 基本原則 內(nèi)容 ４ 其它 典型的 FPGA設(shè)計(jì)流程 ? 設(shè)計(jì)輸入 ? 前仿真（功能仿真） ? 綜合 (優(yōu)化、綜合、映射 ) ? 布局布線 ? 后仿真（時(shí)序仿真） ? 生成下載文件，進(jìn)行板級(jí)調(diào)試 FPGA設(shè)計(jì)的基本原則 ? 系統(tǒng) 原則 ? 硬件 原則 ? 同步設(shè)計(jì) 原則 ? 面積和速度 的平衡和互換 系統(tǒng)原則 ? 原則： ? FPGA設(shè)計(jì)要求對(duì)設(shè)計(jì)的全局有個(gè)宏觀的上的合理安排。 ? 返回 可編程的硬件單元 ? 底層的可編程硬件單元＝ＦＦ＋ＬＵＴ ? FF －－ 觸發(fā)器 ? LUT －－ 查找表 ? ? 返回 時(shí)鐘資源 ? 鎖相環(huán) (PhaseLocked Loop,PLL) ? 延遲鎖定環(huán) (DelayLocked Loop,DLL) ? 返回 硬件原則 ? HDL代碼的優(yōu)劣標(biāo)準(zhǔn) ： ? 其描述并實(shí)現(xiàn)的硬件電路的性能（包括面 積和速度兩個(gè)方面）。 } ? Verilog: ? reg [3:0]counter。 value2: … case value2 … break。比 如異步的 FIFO/RAM讀寫信號(hào)，地址譯碼 等電路； ? ２．電路的主要信號(hào)，輸出信號(hào)等并不依賴于 任何一個(gè)時(shí)鐘信號(hào)。 ? 面積與速度的互換： 速度的優(yōu)勢(shì)換面
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