【正文】 ) + 1。 and cha = 39。 else min_ra(3 downto 0) = min_ra(3 downto 0) 1。) then if min_ra(3 downto 0) = 0 then min_ra(3 downto 0) = 1001。 else if (change_2 = 39。 else min_ra(7 downto 4) = min_ra(7 downto 4) + 1。 and cma = 39。 min_ra = 00000000。139。 end if。 end if。 end if。 else sec_r(7 downto 4) = sec_r(7 downto 4) + 1。 else min_r(7 downto 4) = min_r(7 downto 4) + 1。 hour_r(7 downto 4) = hour_r(7 downto 4) + 1。 if hour_r(7 downto 4) = 2 then if hour_r(3 downto 0) = 3 then hour_r = 00000000。 else if sec_r(3 downto 0) = 9 then sec_r(3 downto 0) = 0000。 else sec_r(7 downto 4) = sec_r(7 downto 4) 1。 and cst = 39。 else sec_r(3 downto 0) = sec_r(3 downto 0) + 1。) then if sec_r(3 downto 0) = 9 then sec_r(3 downto 0) = 0000。 else if (change_1 = 39。 hour_r(7 downto 4) = hour_r(7 downto 4) 1。 and cht = 39。 end if。) then if (hour_r(7 downto 4) = 2 and hour_r(3 downto 0) = 3 ) then hour_r = 00000000。 else if (change_1 = 39。 else min_r(7 downto 4) = min_r(7 downto 4) 1。 and cmt = 39。 else min_r(3 downto 0) = min_r(3 downto 0) + 1。) then if min_r(3 downto 0) = 9 then min_r(3 downto 0) = 0000。 else if (change_1 = 39。039。 process(clk_1Hz) begin if clk_1Hz39。 end if。csd=39。 chd=39。cma=39。cst=39。 cht=39。 end if。 else state=s11。139。039。039。039。039。)then state=s11。csd=39。 chd=39。cma=39。cst=39。 else if(state=s10 )then cht=39。039。039。039。039。039。 end if。 else if( state=s8)then if(k=39。039。039。039。039。)then sel_show(1 downto 0)=10。 else if(set=39。 end if。)then state=s4。csd=39。 chd=39。cma=39。cst=39。 else if(state=s7)then cht=39。039。039。039。039。039。 end if。 if(k=39。cmd=39。csa=39。 cha=39。cmt=39。 else state=s4。 if(state=s0 or state=s1 or state=s2 or state=s3 or state=s8 or state=s9 or state=s10 or state=s11)then state=s4。cmd=39。csa=39。 cha=39。cmt=39。139。 end if。 end if。039。039。039。039。039。 end if。 if(k=39。cmd=39。csa=39。 cha=39。cmt=39。 else state=s1。039。039。039。039。139。)then state=s1。)then sel_show(1 downto 0)=11。 else if (set = 39。cmd=39。csa=39。 cha=39。cmt=39。)then state=s0。end if。 hour = hour_r。 min = min_rd。else if sel_show(1 downto 0) = 01 thennaozhong sec = sec_ra。 end process。039。U3:frediv_1000 port map(clk,clk_1000Hz)。ponent frediv_1000port( clk : in std_logic。signal state:state_type。signal fm_1 :std_logic。architecture rt1 of adjust issignal clk_1Hz,clk_1000Hz,clk_500Hz :std_logic。 change_1,change_2 : in std_logic。use 。 end if。 else clkout = 39。 then if count = 49999999 then count := 0。architecture rt1 of frediv isbegin process(clk) variable count:integer range 0 to 50000000。use 。end rt3。 end if。 if count = 24999 then clkout = 39。event and clk = 39。 clkout : out std_logic )。use 。相比之下，VERILOG語言顯得簡潔多了。在dsk=1時，定時器以1s為單位開始倒時，當dsk=0,停止倒時，在最后的十秒時間，蜂鳴器發(fā)出聲音。鬧鐘：鬧鐘定時時間到，蜂鳴器發(fā)出交替周期為1s的1000Hz、500Hz的聲音，持續(xù)時間為一分鐘； 6. 鬧鐘定時設置:在set=0,ds=1狀態(tài)下，按下“k”，進入鬧鐘的“時”設置狀態(tài)，之后按下“k鍵”進入鬧鐘的“分”設置狀態(tài)，繼續(xù)按下“k 鍵”則進入“秒”設置狀態(tài), 之后如此循環(huán)。2）“分”校準狀態(tài)：在“分”校準狀態(tài)下，顯示“分”的數碼管以1Hz的頻率遞增計數。系統(tǒng)輸出：8位LED七段數碼管顯示輸出，蜂鳴器聲音信號輸出。電子設計大賽課程設計報告 20102011學年第 二 學期教 學 單 位 信息工程與技術系 課 程 名 稱 電子綜合設計 年 級 專 業(yè) 08級電子信息工程 授 課 教 師 焦新濤 課題作者 梁彩云 一、 設計題目：基于VHDL語言的電子秒表設計（可調時，有鬧鐘、定時功能）二、 設計目的：⑴掌握較復雜的邏輯設計和調試⑵學習用原理圖+VHDL語言設計邏輯電路⑶學習數字電路模塊層次設計⑷掌握QuartusII軟件及Modelsim軟件的使用方法三、 設計內容：（一）設計要求 具有以二十四小時計時、顯示、整點報時、時間設置和鬧鐘的功能。輸入信號均由按鍵產生。1）“小時”校準狀態(tài)：在“小時”校準狀態(tài)下，顯示“小時”數碼管以1Hz的頻率遞增計數。5. 顯示：采用掃描顯示方式驅動8個LED數碼管顯示小時、分、秒。7. 定時器功能：在set=1,ds=0狀態(tài)下，按下“k”，進入定時器的“時”設置狀態(tài)，之后按下“k鍵”進入定時器的“分”設置狀態(tài)，繼續(xù)按下“k 鍵”則進入“秒”設置狀態(tài), 之后如此循環(huán)。這份報告是用VHDL代碼寫的，比較長。最后，感謝在思維陷入困境時給予我指點，讓我獲得靈感的同學們！附錄：各模塊源程序library ieee。entity frediv_1000 isport( clk : in std_logic。 begin if clk39。 else count := count + 1。039。 end process。use 。end frediv。139。139。 end if。，定