【正文】 第 頁 共 30 頁 28 variable ss:std_logic_vector(2 downto 0)。 end 。指示錯碼位置 b:out std_logic_vector(3 downto 0)。 USE 。 hamout(0 to 2)=(p0,p1,p2)。 architecture ver2 of hamenc is signal p0,p1,p2:bit。 use 。 end if。dataout16=a。a(0):=39。temp:=1。temp1:=temp1+1。 when 2=a(1):=s5。 elsif rising_edge(clk) then if temp17 then case temp is when 0=a(3):=s5。 variable a:std_logic_vector(3 downto 0)。 m 序列輸出 end if。 process (clk,s5)is begin if(clk39。 end if。139。 begin process(clr,clk) is begin if clr=39。 DATAOUT16:OUT STD_LOGIC_vector(3 downto 0))。 USE 。夯實了理論基礎(chǔ)知識，也提高了實際運用方面的能力。 通信原理課程設(shè)計 基于 VHDL 語言的（ 7， 4）漢明碼編譯碼的設(shè)計 第 頁 共 30 頁 22 第 4 章 總結(jié)體會 為期近兩周的通信原理課程設(shè)計結(jié)束了，在這次課程設(shè)計中，也遇到了不少問題。 （ 3）數(shù)據(jù)丟失以及時序配合問題： m 序列分組時，要保證數(shù)據(jù)不丟失以及時序配合，用計數(shù)器配合時鐘來實現(xiàn)，當(dāng)時鐘上升沿到來時，計數(shù)器才進行相應(yīng)動作，才將數(shù)據(jù)放入數(shù)組。 為了方便閱讀波形，加入輸出了校正子 S 和錯誤位數(shù) N。n=110。n=100。n=010。n=000。 ss(1):=a(6) xor a(4) xor a(3) xor a(1)。用 a6a5 ?a0表示要進行譯碼的碼元，用 S S1 和 S0 表示監(jiān)督關(guān)系式的校正子，則 S0、 S1 和 S2 的值與錯 碼對應(yīng)關(guān)系可以規(guī)定如表 23 所示，由表可知，當(dāng)一位錯碼的位置在 a a a5 或 a6 時，校正子為 1；否則為 0，可推知， a2， a4， a5或 a6 4 個碼元構(gòu)成偶數(shù)監(jiān)督關(guān)系 S2=a6⊕ a5⊕ a4⊕ a2 （ 22） 同理可得 S1=a6⊕ a5⊕ a3⊕ a1 （ 23） 通信原理課程設(shè)計 基于 VHDL 語言的（ 7， 4）漢明碼編譯碼的設(shè)計 第 頁 共 30 頁 16 S0=a6⊕ a4⊕ a3⊕ a0 （ 24） 接收到每個碼組之后，先按照式 22～ 24 計算出 S2,S1,S0，再按照表 23 判斷錯碼情況。 b(0)=a(3) xor a(1) xor a(0)。 根據(jù)監(jiān)督碼元是有信息碼元的線性運算產(chǎn)生的關(guān)系可知，監(jiān)督通信原理課程設(shè)計 基于 VHDL 語言的（ 7， 4）漢明碼編譯碼的設(shè)計 第 頁 共 30 頁 14 碼（ a0,a1,a2）滿足以下關(guān)系式： 即可算出三位監(jiān)督位，再與信息位結(jié)合，可得到（ 7， 4）漢明碼 漢明碼編碼程序設(shè)計流程 漢明碼編碼設(shè)計流程圖 圖 23 編碼設(shè)計流程圖 輸入信息碼 a3a2a1a0，輸出 (7,4)漢明碼 b6b5b4b3b2b1b0。 在 (n， k)漢明碼中， (nk)個附加的監(jiān)督碼元是由信息碼元的線性運算產(chǎn)生的。 S = BHT =（ A + E） HT = EHT ,用來指示錯碼的位置。在得出的碼組中，信息位的位置不變，監(jiān)督位附加于其后。 AT=0T，可以用來作為判斷接收碼字 A 是否出錯的依據(jù)。 AT=0T 或 A漢 明碼是能夠糾正單個錯誤的線性分組碼，其特點是：最小碼距 d0=3，碼長 n 與監(jiān)督位滿足 n=2r1 的關(guān)系， 說明 上述的 (7,4)線性分組碼就是一個漢明碼?，F(xiàn)在以 (7,4)分組碼為例來說明線性分組碼的特點。 m 序列模塊設(shè)計流程 m 序列流程圖： 圖 22 m 序列設(shè)計流程圖 在時鐘信號觸發(fā)下， 4 級 m 序列一位一位地移出，因為 m 序列的周期長度為 15，（ 7， 4）漢明碼要求的信息位為 4 位，周期長度不能整除 4，因而在 m 序列移出 15 位后在數(shù)組 a 中的最后一位添加一start SET=1 PRREG=0001 PRREG=PRREG PRREG=異或，移位 輸出 m 序列 CLK`EVENT AND CLK = 1 通信原理課程設(shè)計 基于 VHDL 語言的（ 7， 4）漢明碼編譯碼的設(shè)計 第 頁 共 30 頁 10 個“ 0”。 則 f(x)為本原多項式。經(jīng)譯碼后便可輸出漢 明碼的數(shù)據(jù)位以及譯碼的 m 序列。這樣循環(huán)移位輸出的 m 序列滿足周期性，在觀察波形時易于發(fā)現(xiàn)誤碼的現(xiàn)象，一目了然。符合市場需求的大規(guī)模系統(tǒng)高效，高速的完成必須有多人甚至多個代發(fā)組共同并行工作才能實現(xiàn)。應(yīng)用 VHDL 進行工程設(shè)計 的優(yōu)點如下幾點： （ 1）與其他的硬件描述語言相比， VHDL 具有更強的行為描述能力，從而決定了他成為系統(tǒng)設(shè)計領(lǐng)域最佳的硬件描述語言。 VHDL 主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口 ，除了含有許多具有硬件特征的語句外， VHDL 的語言形式和描述風(fēng)格與句法是十分類似于一般的計算機高級語言。此外， Quartus II軟件網(wǎng)絡(luò)版和訂購版現(xiàn)在均包括一套嵌入式外設(shè) ——已經(jīng)同 Nios II 嵌入式處理器一起，分別進行了許可。 ? 漸進式設(shè)計流程：漸進式編譯使設(shè)計人員能夠?qū)⒃O(shè)計分為物理和邏輯分區(qū)，然后進行綜合和適配。支持通信原理課程設(shè)計 基于 VHDL 語言的（ 7， 4）漢明碼編譯碼的設(shè)計 第 頁 共 30 頁 4 MAX7000/MAX3000 等乘積項器件 其中， Quartus II 軟件 支持可編程邏輯和結(jié)構(gòu)化 ASIC 設(shè)計達到最佳效能的新特性包括： ? Stratix II GX 器件支持：設(shè)計人員采用 Quartus II 軟件 ， 現(xiàn)在可以開始進行 Stratix II GX 全系列產(chǎn)品設(shè)計。 Altera 的 Quartus II 可編程邏輯軟件 屬于第四代 PLD 開發(fā)平臺。漢明（ Hamming）碼又是一種能夠糾正一 位錯碼效率較高的線性分組碼。通信原理課程設(shè)計 基于 VHDL 語言的（ 7， 4）漢明碼編譯碼的設(shè)計 第 頁 共 30 頁 1 【摘要】 本文主要介紹 利用 ALTERA 公司的 Quartus II 軟件實現(xiàn)（ 7， 4）漢明碼的編碼和譯碼的設(shè)計，設(shè)計共分為三個模塊： m 序列產(chǎn)生與分組模塊、編碼模塊、譯碼模塊，實現(xiàn) m 序列的分組輸出。通過學(xué)習(xí)，我們知道 線性碼是按照一組線性方程構(gòu)成的。 方案論證 Quartus II 和 VHDL 簡介 1. Quartus II 軟件簡介 QuartusⅡ是 Altera 公司推出的 CPLD/FPGA 的開發(fā)工具， QuartusⅡ提供了完全集成且與電路結(jié)構(gòu)無關(guān)的開發(fā)環(huán)境，具有數(shù)字邏輯設(shè)計的全部特性。改進了軟件的 LogicLock 模塊設(shè)計功能，增添了 FastFit 編譯選項，推進了網(wǎng)絡(luò)編輯性能，而且提升了調(diào)試能力。此外， 版包括了新的功耗優(yōu)化向?qū)В晟屏?Quartus II 軟件 引入的面積和性能優(yōu)化向?qū)?，在?yōu)化 Quartus II 軟件設(shè)計應(yīng)用方面，為用戶提供實時、循序漸進的幫助。 ? 流行的 IP 模塊： Altera 訂購包現(xiàn)在含有對部分流行 MegaCore 功能的全面 許可，幫助設(shè)計人員縮短設(shè)計時間。 2. VHDL 語言簡介 VHDL 的英文全名是 VeryHighSpeed Integrated Circuit HardwareDescription Language,被 IEEE 和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描述語