eda實(shí)現(xiàn)多功能數(shù)字鐘課程設(shè)計(jì)-全文預(yù)覽
【正文】 39。b010_0001。hc: dout_3 = 739。 439。b001_1000。h8: dout_3 = 739。 // | | 439。b001_0010。h4: dout_3 = 739。 // | | 439。b111_1001。h0: dout_2 = 739。 439。b010_0001。hc: dout_2 = 739。 439。b001_1000。h8: dout_2 = 739。 // | | 439。b001_0010。h4: dout_2 = 739。 // | | 439。b111_1001。h0: dout_1 = 739。 439。b010_0001。hc: dout_1 = 739。 439。b001_1000。h8: dout_1 = 739。 // | | 439。b001_0010。h4: dout_1 = 739。 // | | 439。b111_1001。h0: dout_0 = 739。 439。b010_0001。hc: dout_0 = 739。 439。b001_1000。h8: dout_0 = 739。 // | | 439。b001_0010。h4: dout_0 = 739。 // | | 439。b111_1001。 else clk_n=0。 else if(t_n==N1) t_n=0。 end always (posedge clk or negedge rst_n) begin if(!rst_n) clk_p=0。 assign o_clk=(N==1)? clk:(N[0]?(clk_p|clk_n):clk_p)。 reg [WIDTH1:0] t_p。 input clk,rst_n。 divn (.WIDTH(17),.N(100000)) u1(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_500HzOut) )。 output _500HzOut,_1KHzOut,f。 在學(xué)到新知識(shí)的同時(shí)，我也認(rèn)識(shí)到了VHDL設(shè)計(jì)的困難性。在這些錯(cuò)誤中也透露了自己對(duì)現(xiàn)有數(shù)電知識(shí)掌握的不牢固，對(duì)很多概念仍處于朦朧狀態(tài)。后來(lái)也有部分同學(xué)也出現(xiàn)了這樣的狀況，老師好好的看了各模塊，原來(lái)一些模塊有著相應(yīng)的問(wèn)題。(3)。效果顯示 ①校時(shí)②校分③整點(diǎn)報(bào)時(shí)八、《課程設(shè)計(jì)》中遇到的問(wèn)題及解決辦法： (1)在用verilog HDL描述模塊時(shí)一些語(yǔ)言的理解不是很熟悉也不是很理解的到位，通過(guò)查找其他書籍和詢問(wèn)老師才得以理解。驗(yàn)證了本模塊的邏輯功能正確。仿真波形顯示里59秒到00秒的循環(huán)的過(guò)程，仿真到位。Cp60S為向分的進(jìn)位信號(hào)上跳沿有效。仿真波形顯示里23小時(shí)到00分的循環(huán)的過(guò)程仿真到位。輸入變量：時(shí)鐘CPS，直接清零RD；輸出變量：小時(shí)計(jì)時(shí)H[7..4]、H[3..0]為8421BCD碼輸出，其時(shí)鐘為CPH；之后的分計(jì)時(shí)、秒計(jì)時(shí)均為8421BCD碼輸出，其時(shí)鐘為CPS等。EDA實(shí)現(xiàn)多功能數(shù)字鐘數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告—— EDA實(shí)現(xiàn)多功能數(shù)字鐘 專業(yè)班級(jí)： 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 設(shè)計(jì)日期： 目錄一、實(shí)驗(yàn)任務(wù) 1二、關(guān)鍵詞 1三、內(nèi)容摘要 1四、數(shù)字鐘電路系統(tǒng)組成框圖 2五、各個(gè)功能模塊的實(shí)現(xiàn) 3(1)小時(shí)計(jì)時(shí) 3(2)分鐘計(jì)時(shí) 3(3)秒鐘計(jì)時(shí) 4(4)校時(shí)校分 5(5)整點(diǎn)報(bào)時(shí) 6(6)時(shí)段控制 6六、數(shù)字鐘的頂層文件 7七、下載 8(1)添加譯碼模塊后的原理圖 8(2)選用芯片 8(3)分配引腳號(hào) 9(4)器件下載 9(5)效果顯示 9 八、遇到的問(wèn)題及解決辦法 12九、《課程設(shè)計(jì)》中設(shè)計(jì)項(xiàng)目完成最終結(jié)論 13十、結(jié)束語(yǔ) 13十一、附錄 14一、實(shí)驗(yàn)任務(wù)：用FPGA器件和EDA技術(shù)實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì)已知條件：QuartusП軟件 FPGA實(shí)驗(yàn)開(kāi)發(fā)裝置基本功能：以數(shù)字形式顯示時(shí)、分、秒的時(shí)間； 小時(shí)計(jì)數(shù)器為24進(jìn)制； 分、秒計(jì)數(shù)器為60進(jìn)制。硬件描述語(yǔ)言設(shè)計(jì)(Verilog HDL語(yǔ)言)方法在QuartusП軟件系統(tǒng)平臺(tái)上建立數(shù)字電子鐘電路的頂層文件并完成編譯和仿真。從而實(shí)現(xiàn)00—24分的記數(shù)功能。從而實(shí)現(xiàn)00—59秒的記數(shù)功能。Cp60S為向分的進(jìn)位信號(hào)上跳沿有效。
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