eda數(shù)字鐘設(shè)計(jì)-全文預(yù)覽
【正文】 when others=cout:=f。 when 001=cout:=b。 q : out std_logic_vector(3 downto 0))。 圖 13 library ieee。 end process。) then if(q=5) then q=000。 then q=000。 end 6。 use 。兩者設(shè)計(jì)方式，功能實(shí)現(xiàn)方面都差不多，作品中選擇的是方案一。 圖 11 2. 方案論證與選擇 數(shù)字鐘方案論證與選擇 ：方案一是 用 CN6 無進(jìn)位六進(jìn)制計(jì)數(shù)器選擇數(shù)碼管的亮滅以及對應(yīng)的數(shù)，循環(huán)掃描顯示，用 SEL61 六選一選擇器選擇給定的信號輸出對應(yīng)的數(shù)送到七段碼譯碼器。更多論文 1 EDA數(shù)字鐘設(shè)計(jì) 更多論文 2 目錄 …………………………………………………………………………………… 3 ……………………………………………………………………………… ... 3 …………………………………………………………………………… 3 ……………………………………………………………… ... 3 ………………………………………………………………………… 3 ……………………………………………………………………… .. 3 …………………………………………………………………… .. 4 ……………………………………………………………………… 5 ………………………………………………………………………… 6 ……………………………………………………………… . 6 ………… …………………………………………………… .. 7 ……………………………………………………………… 8 ……………………………………………………………… .. 9 CNT23模塊的設(shè)計(jì) ……………………………………………………………… .. 10 …………………………………………………………………………………… 11 ……………………………………………………………… …………… . 11 ……………………………………………………………………… ... 12 …………………………………………………………………………… 12 更多論文 3 vEDA數(shù)字鐘設(shè)計(jì) 中文摘要：數(shù)字鐘學(xué)習(xí)的目的是掌握各類計(jì)數(shù)器及它們相連的設(shè)計(jì) 方法；掌握多個(gè)數(shù)碼管顯示的原理與方法；掌握 FPGA技術(shù)的層次化設(shè)計(jì)方法；掌握用 VHDL 語言的設(shè)計(jì)思想以及整個(gè)數(shù)字系統(tǒng)的設(shè)計(jì)。 確定總體結(jié)構(gòu)，如圖 11所示。 方案二也采用自頂向下的設(shè)計(jì)方法，它由秒計(jì)數(shù)模塊，分計(jì)數(shù)模塊，小時(shí)計(jì)數(shù)模塊，報(bào)警模塊，秒分時(shí)設(shè)置模塊和譯碼模塊六部分組成。 如圖 12 更多論文 4 圖 12 library ieee。 cout : out std_logic_vector(2 downto 0))。039。139。 end if。 SEL61模塊的設(shè)計(jì) 更多論文 5 即六選一選擇器
研究報(bào)告相關(guān)推薦
鄂ICP備17016276號-1