eda實(shí)現(xiàn)多功能數(shù)字鐘課程設(shè)計(jì)-免費(fèi)閱讀
【正文】 439。hd: dout_7 = 739。b000_1000。 // 4 2 439。h5: dout_7 = 739。b010_0100。 439。hd: dout_6 = 739。b000_1000。 // 4 2 439。h5: dout_6 = 739。b010_0100。 439。hd: dout_5 = 739。b000_1000。 // 4 2 439。h5: dout_5 = 739。b010_0100。 439。hd: dout_4 = 739。b000_1000。 // 4 2 439。h5: dout_4 = 739。b010_0100。 439。hd: dout_3 = 739。b000_1000。 // 4 2 439。h5: dout_3 = 739。b010_0100。 439。hd: dout_2 = 739。b000_1000。 // 4 2 439。h5: dout_2 = 739。b010_0100。 439。hd: dout_1 = 739。b000_1000。 // 4 2 439。h5: dout_1 = 739。b010_0100。 439。hd: dout_0 = 739。b000_1000。 // 4 2 439。h5: dout_0 = 739。b010_0100。 else if(t_n(N1)) clk_n=1。 else t_p=t_p+1。 parameter N=6。 divn (.WIDTH(26),.N(50000000)) u0(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_1HzOut) )。十、結(jié)束語(yǔ)通過(guò)這次VHDL課程設(shè)計(jì)，我學(xué)到了很多，對(duì)于原本掌握的不好的數(shù)字邏輯相關(guān)知識(shí)，在課程設(shè)計(jì)具體實(shí)踐中有了很深刻的認(rèn)識(shí)，在對(duì)于QuartusП的操作上也有很大的提高，增加了操作的熟練程度，現(xiàn)在我已經(jīng)有信心做任何的設(shè)計(jì)課題。后來(lái)就將分鐘、時(shí)鐘的模塊換成了用圖形仿真進(jìn)行打包然后級(jí)聯(lián)在進(jìn)行下載顯示效果，效果是成功的。七、下載 添加譯碼模塊后的原理圖 選用芯片分配引腳號(hào)對(duì)器件進(jìn)行下載 在電腦上安裝實(shí)驗(yàn)板驅(qū)動(dòng)然后下載模塊進(jìn)行驗(yàn)證時(shí)鐘功能。Cp60S為向分的進(jìn)位信號(hào)上跳沿有效。從而實(shí)現(xiàn)00—24分的記數(shù)功能。EDA實(shí)現(xiàn)多功能數(shù)字鐘數(shù)字電子技術(shù)課程設(shè)計(jì)報(bào)告—— EDA實(shí)現(xiàn)多功能數(shù)字鐘 專業(yè)班級(jí)： 姓 名： 學(xué) 號(hào)： 指導(dǎo)教師： 設(shè)計(jì)日期： 目錄一、實(shí)驗(yàn)任務(wù) 1二、關(guān)鍵詞 1三、內(nèi)容摘要 1四、數(shù)字鐘電路系統(tǒng)組成框圖 2五、各個(gè)功能模塊的實(shí)現(xiàn) 3(1)小時(shí)計(jì)時(shí) 3(2)分鐘計(jì)時(shí) 3(3)秒鐘計(jì)時(shí) 4(4)校時(shí)校分 5(5)整點(diǎn)報(bào)時(shí) 6(6)時(shí)段控制 6六、數(shù)字鐘的頂層文件 7七、下載 8(1)添加譯碼模塊后的原理圖 8(2)選用芯片 8(3)分配引腳號(hào) 9(4)器件下載 9(5)效果顯示 9 八、遇到的問(wèn)題及解決辦法 12九、《課程設(shè)計(jì)》中設(shè)計(jì)項(xiàng)目完成最終結(jié)論 13十、結(jié)束語(yǔ) 13十一、附錄 14一、實(shí)驗(yàn)任務(wù)：用FPGA器件和EDA技術(shù)實(shí)現(xiàn)多功能數(shù)字鐘的設(shè)計(jì)已知條件：QuartusП軟件 FPGA實(shí)驗(yàn)開發(fā)裝置基本功能：以數(shù)字形式顯示時(shí)、分、秒的時(shí)間； 小時(shí)計(jì)數(shù)器為24進(jìn)制； 分、秒計(jì)數(shù)器為60進(jìn)制。仿真波形顯示里23小時(shí)到00分的循環(huán)的過(guò)程仿真到位。仿真波形顯示里59秒到00秒的循環(huán)的過(guò)程，仿真到位。效果顯示 ①校時(shí)②校分③整點(diǎn)報(bào)時(shí)八、《課程設(shè)計(jì)》中遇到的問(wèn)題及解決辦法： (1)在用verilog HDL描述模塊時(shí)一些語(yǔ)言的理解不是很熟悉也不是很理解的到位，通過(guò)查找其他書籍和詢問(wèn)老師才得以理解。后來(lái)也有部分同學(xué)也出現(xiàn)了這樣的狀況，老師好好的看了各模塊，原來(lái)一些模塊有著相應(yīng)的問(wèn)題。 在學(xué)到新知識(shí)的同時(shí)，我也認(rèn)識(shí)到了VHDL設(shè)計(jì)的困難性。 divn (.WIDTH(17),.N(100000)) u1(.clk(CLOCK_50), .rst_n(ncR), .o_clk(_500HzOut) )。 reg [WIDTH1:0] t_p。 end always (posedge clk or negedge rst_n) begin if(!rs
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