[工學(xué)]vhdl硬件描述語言與數(shù)字系統(tǒng)開發(fā)第3章-全文預(yù)覽
【正文】 N q = ‘ 0 ’ A F T E R 2 n s 。 ? 設(shè)計(jì)單元的構(gòu)造體描述實(shí)體的行為功能，一個(gè)設(shè)計(jì)實(shí)體可以有多個(gè)構(gòu)造體，一種可能為行為描述，另一種可能為結(jié)構(gòu)描述。 進(jìn)程 （ Processes） 定義一個(gè)新算法實(shí)現(xiàn)電路功能 。 ARCHITECTURE和 BEGIN之間是構(gòu)造體參數(shù)說明區(qū)； BEGIN和 END之間是構(gòu)造體功能說明語句區(qū)。 qt : buffer std_logic_vector(3 downto 0) )。 ENTITIE與 SYMBOL對應(yīng) 關(guān)系舉例 ENTITY tm16 IS 實(shí)體 PORT (ci : IN std_logic。 *在 ENTITY語句的實(shí)體說明部分，常用 PORT語句 描述實(shí)體對外界連接的端口 (數(shù)目、 名稱、 方向和數(shù)據(jù)類型 ) ，實(shí)體 rsff有四個(gè)端口， IN模式是 Set/Reset， 輸出 Q/QB是 BUFFER(緩沖 )模式，都為BIT類型。 端口模式 模式說明 IN 輸入端口，只讀模式， 變量或信號通過該端口讀入 OUT 輸出端口，單向賦值模式， 信號通過該端口輸出 BU F F ER 雙向端口，具有讀功能的輸出模式， 只能有一個(gè)驅(qū)動源 IN OU T 雙向端口，既可流入，又可流出， 信號可通過該端口讀入或輸出 設(shè)計(jì)實(shí)體端口模式說明 端口模式（ MODE） 端口模式 （ MODE） 有以下幾種類型： IN ； OUT； INOUT ； BUFFER 端口模式可用下圖說明： （ 黑框代表一個(gè)設(shè)計(jì)或模塊 ） IN OUT BUFFER INOUT 實(shí)體 (ENTITY)與電路圖設(shè)計(jì)中的電路元件符號 (Symbol)相對應(yīng)。 實(shí)體 (ENTITY)說明語句的一般格式為： ENTITY 實(shí)體名 IS [類屬參數(shù)說明 ] [端口說明 ] END 實(shí)體名； （ 斜體表示關(guān)鍵字；實(shí)體名為設(shè)計(jì)單元命名； [… ]表示可選項(xiàng)；類屬參數(shù)說明用以指定某些全局參數(shù)值；端口說明則定義了每個(gè)外部引腳的名稱、模式和數(shù)據(jù)類型。 ? Library (庫 ) 用來存放已編譯過的設(shè)計(jì)單元，可作為其它設(shè)計(jì)描述的共享資源。 ? VHDL是一門可讀性語言，既為計(jì)算機(jī)接受，也易被人們所理解； 既可作為設(shè)計(jì)輸入，又是一份技術(shù)文擋。 VHDL主要特點(diǎn) ? VHDL是一門標(biāo)準(zhǔn)化語言，適用于各種 EDA設(shè)計(jì)開發(fā)工具，具有很強(qiáng)的可移植性。美國國防 部 (DOD) 要求所有數(shù)字電路用 VHDL 描述 , 并決定 F 22 戰(zhàn)斗機(jī)項(xiàng)目采用 VHDL ’ 87 。 ? 1983 年 7 月 IBM 、 TI 和 Intermetrics 三大公司承擔(dān)了聯(lián)合開發(fā)語言版本 (VHDL) 及其軟件開發(fā)環(huán)境的任務(wù) 。 缺點(diǎn)是只能用于ALTERA自己的開發(fā)系統(tǒng)。硬件描述語言與數(shù)字系統(tǒng)開發(fā) 第 3章 硬件描述語言 VHDL及其程序結(jié)構(gòu) ? VHDL及其特點(diǎn) ? VHDL程序結(jié)構(gòu) ? VHDL的實(shí)體 ? VHDL的構(gòu)造體 ? VHDL的庫及配置 ? VHDL的描述風(fēng)格 EDA設(shè)計(jì)描述 —HDL ? VHDL具有強(qiáng)大的行為描述能力，豐富的仿真語句和庫函數(shù)，對設(shè)計(jì)的描述也具有相對獨(dú)立性。 ? AHDL(Altera HDL) 是 ALTERA公司發(fā)明的 HDL,特點(diǎn)是非常易學(xué)易用，學(xué)過高級語言的人可以在很短的時(shí)間（如幾周）內(nèi)掌握 AHDL。 VHDL 發(fā)展歷史 ? 70 年代末 、 80 年代初 美國國防部 提出 V HSI C (Very Hi gh Spee d Integrate d Circ uit ) 計(jì)劃 。 ? 1987 年 12 月， IEEE 發(fā)布 VHDL 標(biāo)準(zhǔn)版本 1076/1987 。 ? 1997 發(fā)布能夠同時(shí)描述數(shù)字和模擬集成電路的 VHDL 語言標(biāo)準(zhǔn)(VHDL AMS) 。 ? VHDL是一門測試語言，可在設(shè)計(jì)描述的同時(shí)建立測試基準(zhǔn)（ testbench）， 對設(shè)計(jì)進(jìn)行功能模擬和行為仿真。 ? Architecture(構(gòu)造體 ) 用來定義模型的功能。
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