[工學(xué)]vhdl硬件描述語言與數(shù)字系統(tǒng)開發(fā)第3章-wenkub
2022-10-31 18:22:35 本頁面
【正文】 第 3章 硬件描述語言 VHDL及其程序結(jié)構(gòu) VHDL: VHSIC Hardware Description Language □ VHDL是美國國防部在 70年代末和 80年代初提出的 VHSIC計劃的產(chǎn)物 。 ? Verilog語法比較自由，易學(xué)易用，最大特點是便于綜合，對開發(fā)工具要求降低。 ? ABEL一種早期的硬件描述語言支持邏輯電路的多種表達(dá)形式，其中包括邏輯方程，真值表和狀態(tài)圖。 □ VHSIC—Very High Speed Integrated Circuit（ 1982年 ） □ 由美國國防部 (DOD)制定 ， 作為各合同廠商之間提交復(fù)雜電路設(shè)計文檔的一種標(biāo)準(zhǔn)方案 。 ? 198 7 年 3 月， IEEE 開始致力于 VHDL 的標(biāo)準(zhǔn)化工作。 ? 1996 基于 1076/1993 的仿真和綜合工具問世。 ? VHDL是一門網(wǎng)表語言，在基于計算機(jī)的設(shè)計環(huán)境中作為不同設(shè)計工具間相互通信的一種低級格式，可替換，可兼容。 VHDL程序基本結(jié)構(gòu) VHDL的基本 設(shè)計單元 ? Entity(實體 ) 用來說明模型的外部特征。 ? Configuration(配置 ) 將實體和它的構(gòu)造體聯(lián)系起來。 Y : OUT STD_LOGIC_VECTOR(7 DOWNTO 1))。 下面 RS觸發(fā)器的例子可以看出兩者間的對應(yīng)關(guān)系。 : BUFFER BIT)。 clk : IN std_logic。 信號名 端口類型 端口模式 構(gòu) 造 體 (architecture) 構(gòu)造體說明語句描述設(shè)計功能，即說明設(shè)計單元的具體行為或結(jié)構(gòu)。 并發(fā)語句 信號賦值 （ Signal Assignments 計算結(jié)果 ， 并賦值給信號 元件例化 （ Component Instantiations） 調(diào)用另一個實體所描述的電路。 語句按放置的順序執(zhí)行 。 ? 通過配置語句將某一特定的構(gòu)造體與實體聯(lián)系。 q b = ‘ 1 ’ A F T E R 4 n s 。 E N D P R O C E S S 。 END LOOP。 when “11” = mux_out = d。 STD庫 資源庫，為 VHDL標(biāo)準(zhǔn)庫，無需調(diào)用說明語句。 std庫， ieee庫中的程序包 庫 名 程序包名 包中預(yù)定義內(nèi)容std standa rd VHDL 類型，如 bit , bit_ve c torie e e std_l og ic _1164 定義 std_l og ic , sr d_log ic _ve c tor 等ie e e nume ric _std 定義了一組基于 std_l og ic _1164 中定義的類型的算術(shù)運算符，如 “ + ”， “ ”， S HL ， S HR 等。庫說明語句 ? 庫說明語句一般格式： LIBRARY 庫名 1； LIBRARY 庫名 2； ． ． LIBRARY 庫名Ｎ ； 庫說明語句使用范圍： 從一個設(shè)計實體的實體說明開始到它所屬的構(gòu)造體配置為止。 USE 。 ? 配置語句的一般格式： CONFIGURATION configuration_name OF ENTITY_name IS FOR architecture_name END FOR。 END test。 s : IN BIT。 BEGIN d = a AND (NOT S) 。 LIBRARY IEEE。 6. 設(shè)計實體中的庫有哪幾類？其作用是什么？如何調(diào)用庫資源？ 7. 參考舉例，設(shè)計一個 8選 1多路選擇器。 怎樣使 VHDL程序變成實用電路 VHDL文本編輯器 VHDL綜合器 FPGA/CPLD 適配器 FPGA/CPLD 編程下載器 FPGA/CPLD 器件和電路系統(tǒng) 時序與功能 仿真器 VHDL 仿真器 ALTERA Cadence Exemplar Synopsys Synplicity Viewlogic …... 第 ３ 章
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