【正文】 明白了單邊帶調(diào)制解調(diào)的工作原理，對于信號傳遞過程有了更深入 的了解。 本課題采用一種基于 FPGA 的 SSB 調(diào)制系統(tǒng)的設(shè)計方案 ,首先分析了 SSB 信號調(diào)制的原理及設(shè)計方法，然后通過 Matlab/Simulink 進行編程仿真，以及 轉(zhuǎn)換為 VHDL語言，利用 Quartus II 的設(shè)計平臺，采用模塊化、層次化的設(shè)計思想 ，聯(lián)立 Modelsim分別對各模塊 描述的 VHDL 進行了仿真和綜合。從選題到論文的完成，都凝聚著燕老師的辛勞和汗水。 Fs=1000000。%調(diào)制信號 Y=fft(y)。%載波頻率 y1=amod(a1*y,Fc,Fs,39。 %Y1=abs(Y1(1:length(Y1)/2+1))。 title(39。 plot(frqY,Y)。 subplot(223)。)。 title(39。 df=1/(N*dt)。 32 f=linspace(Bs,Bs,N)+eps。 A2=10。 Ps1=S1.*conj(S1)/T。 Ps2=S2.*conj(S2)/T。調(diào)制信號波形 39。 plot(f,Ps1)。)。 ylabel(39。 plot(t,ssb)。 axis([0 2 30 30])。 title(39。f (KHz)39。)。 ylabel(39。)。 plot(f,Ps2)。SSB 調(diào)制信號波形 39。)。f (KHz)39。 title(39。 axis([0 2 5 5])。 plot(t,mt)。 ssb=A1*real(mt1.*exp(i*2*pi*fc*t))。 ct=A2*cos(2*pi*fc*t)。 fc=100000。 Bs=N*df/2。) 相移法： close all clc clear %設(shè)置仿真參數(shù) global dt t f df N N=2^10。 plot(frqY1,Y1)。 title(39。調(diào)制信號頻譜 39。)。 subplot(221) plot(t,y)。)。%調(diào)制信號頻率 frqY=[0:length(Y)1]*Fs/length(Y)。 a1=5。我想，通過做畢業(yè)設(shè)計，我不僅完成了設(shè)計內(nèi)容，更重要的是學(xué)到了很多課堂上得不到的東西。由于畢業(yè)設(shè)計即將結(jié)束，沒有時間繼續(xù)完善本課題所實現(xiàn)調(diào)制時候的數(shù)字濾波器的性能，在這一方面，濾波器的性能有待提高。而在 QuartusⅡ中的功能和時序仿真中，關(guān)于多時鐘方面的設(shè)計，應(yīng)盡可能的實現(xiàn)同步。剛開始考慮到實驗的簡便性，就直接設(shè)計 FIR 濾波器的，但在這過程中遇到了很多問題，里面的設(shè)計指標無法確定，最后無法設(shè)計出實驗所需的標準濾波器，在這一過程中走了很多冤枉路。當然，在 實際應(yīng)用中，受精度、速度和器件選擇方面的影響， 還 可以對其轉(zhuǎn)化的 VHDL 進行進一步的優(yōu)化。 使用 QuartusⅡ?qū)崿F(xiàn)時序仿真 仿真前需要先產(chǎn)生一個頻率為 5KHz 的正弦波和頻率為 100KHz 的余弦波，而濾波器的采樣頻率是 2M。事實上，生成 VHDL 描述是 RTL 級的，是針對了具體的硬件結(jié)構(gòu)，但是在 Matlab 的 Simulink 中的 模型仿真是算法級（系統(tǒng)級）的，是針對算法實現(xiàn)的，這二者之間可能 存在軟件理解上的差異， 所以導(dǎo)致了 轉(zhuǎn)換后的 VHDL代碼實現(xiàn)可能與 MDL模型描述的情況不完全相符， 為了保證結(jié)果的準確性，所以這里還需要針對生成的 RTL 級 VHDL 代碼進行功能仿真。 24 圖 47 文件 （ .mdl） 到 VHDL 文件的轉(zhuǎn)換界面 在 QuartusⅡ 環(huán)境中打開 DSPBuilder 建立的 QuartusⅡ 項目文件 。 SignalCompiler 的設(shè)置都集中在項目設(shè)置選項部分。 VHDL 語 言的效率之一，就是如果你的設(shè)計是被綜合到一個 FPGA 或 CPLD 的話，則可以使你設(shè)計的產(chǎn)品以最快的速度上市。在使用 VHDL 語言設(shè)計硬件電路時，可以免除編寫邏輯表達式或真值表的過程，使得設(shè)計難度大大下降，從而也縮短了設(shè)計周期。 利用 VHDL 語言設(shè)計數(shù)字系統(tǒng)硬件電路，與傳統(tǒng)的設(shè)計方法相比，具有以下優(yōu)點： （ 1）采用自頂向下的設(shè)計方法。與其它的 HDL 相比， VHDL 具有更強大的行為描述能力， 有了這些優(yōu)點，就 決定了它 能 成為系統(tǒng)設(shè)計領(lǐng)域最佳的 硬件描述語言。在使用 EDA 進行電子設(shè)計 的時候，設(shè)計人員可以按照“自頂向下” 的設(shè)計方法，對整個系統(tǒng)進行方案 的 設(shè)計和功能 的 劃分，采用硬件描述語言（ DHL）設(shè)計系統(tǒng)行為級 ，最后通過綜合器和適配器 就可以 生成最終的目標器件 了 。 （ 3）編寫 VHDL 程序，進行編譯。 Quartus II 開發(fā)流程如下： （ 1）打開 Quartus II 軟件，創(chuàng)建工程。 QuartusⅡ 軟件包的編程器是系統(tǒng)的核心，提供功能強大的設(shè)計處理，設(shè)計者可以添加特定的約束條件來提高芯片的利用率。 如果以上的所有過程，都沒有發(fā)現(xiàn)問題，即滿足原設(shè)計要求，就可以將適配器產(chǎn)生的配置 /下載文件通過編程器或下載電纜載入目標芯片中。綜合通過后利用 FPGA 布局 /布線適配器將綜合后的網(wǎng)表文件針對某一個具體的目標器件進行邏輯映射的操作，這個過程叫做實現(xiàn)過程。編譯形成標準VHDL 文件后，在綜合前即可以對所描述的內(nèi)容進行 功能仿真，又可稱為前仿真。 時序仿真與驗證：時序仿真也稱為后仿真（是不是布線后仿真？應(yīng)該是，功能仿真不考慮任何延 時，而綜合后仿真僅考慮了門延時），是指將布局布線的延時信息反標注到設(shè)計網(wǎng)表中來檢測有無時序違規(guī) (即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等 )現(xiàn)象。在進行布局布線之前，我們需要設(shè)置頂層設(shè)計的每一個輸入輸出與實際 FPGA 管腳的對應(yīng)關(guān)系。布局布線采用 FPGA 廠商提供的工具。 Route）和比特流生成都是設(shè)計工具自動完成的步驟。其中，功能仿真在布局布線之前，檢查設(shè)計輸入的正確性；時序仿真在布局布線之后，主要檢查時序的收斂性，綜合結(jié)果與功能仿真的不一致性。這時需要使用 SystemVerilog 或者 SystemC 編寫 Testbench，以產(chǎn)生 RTL 設(shè)計的激勵，并對 RTL 的輸出進行分析。 FPGA 設(shè)計的開發(fā)流程 在簡單的 FPGA 設(shè)計中，設(shè)計輸入就是使用硬件描述語言編寫 RTL 的過程，雖然 還有一些基于狀態(tài)圖、真值表、流程圖、方框圖的設(shè)計輸入方法，現(xiàn)在基本已經(jīng)被淘汰。 （ 2）縮短設(shè)計周期 由于 FPGA 器件集成度高，使用時印刷線路板電路布局布線簡單。 使用 FPGA 進行開發(fā)的優(yōu)點 使用 FPGA 器件設(shè)計數(shù)字電路，不僅可以簡化設(shè)計過程，而且可以降低整個系統(tǒng)的體積和成本，增加系統(tǒng)的可靠性。 FPGA 相比比 ASIC（專用集成芯片）的速度，一般來說要慢，無法完成復(fù)雜的設(shè)計，而且消耗更多的電能?？梢杂眠@些可編輯元件來實現(xiàn)一些基本的邏輯門電路（比如 AND、 OR、 XOR、 NOT）或者更復(fù)雜一些的組合功能的解碼器或數(shù)學(xué)方程式。 作為專用集成電路（ ASIC）領(lǐng)域中的一種半定制電路而出現(xiàn) ，既解決了定制電路的不足，又克服了原有可編程器件門電路數(shù)有限的缺點 ，所以現(xiàn)在得到越來越多工程師的親睞 。 14 圖 312 SSB 信號頻譜 圖 313 調(diào)制波形（上） SSB信號（下） 由圖 313 可知，相移法產(chǎn)生單邊帶信號有兩個乘法器，第一個乘法器是產(chǎn)生一 15 般的雙邊帶信號，第二個乘法器的輸入信號和載波都相移 90? ，最后將上下邊帶合并得到單邊帶信號，再通過濾波器輸出所需的單邊帶信號。 相移法產(chǎn)生 SSB 信號進行 Matlab 設(shè)計仿真 Matlab 信號處理工具箱里提供了 firls 函數(shù)和 remez函數(shù) ,它們的調(diào)用格式語法規(guī)則基本一樣 ,只是優(yōu)化的算法有些許的不同 ,函數(shù) firls 利用的是最小二乘法，令期望的頻率響應(yīng)和實際的頻率響應(yīng)間的誤差變得最??；函數(shù) remez 實現(xiàn)的是 ParkMcClel lan 算法 ,這種算法利用 remez 交換算法和 Chebyshev 近似理論來設(shè)計濾波器 ,使實際頻率響應(yīng)擬合期望頻率響應(yīng)并且達到最優(yōu)效果 [8]。這類濾波器要求濾波器的零頻響應(yīng)為 0, 如果濾波器的階數(shù)為偶 數(shù) , 那么增益在頻率為 0 Hz 和 處必須降為零 , 希爾伯特濾波器必須是一個帶通濾波器。在傳統(tǒng)的設(shè)計中 , 希爾伯特變換器一般是由一個一個時延模塊和 FIR濾波器來實現(xiàn)的 , 但是也可由一組濾波器對來進行實現(xiàn) , 而對原型低通濾波器作正弦 /余弦變換是實現(xiàn) FIR 型希爾伯特變換器的一個簡單方法。信號經(jīng)希爾伯特變換后，信號頻譜不發(fā)生變化，相位連續(xù)，且相互正交。 ???c o scwt( ) s i n ( )ct w tx??( ) 2cut ( ) s i n cx t w t90 ?? 90 ?? ()SSBSt( ) 2cut? s incwt?相 移??相 移 圖 39 相移法產(chǎn)生 SSB 信號的原理框圖 ??cut經(jīng)過相移網(wǎng)絡(luò)后，將所有的頻率成份移相 ,實際上是一個希爾伯特(Hilbert)變換 (也 可以用一個寬帶相移網(wǎng)絡(luò)來代替 )。 濾波法產(chǎn)生單邊帶調(diào)制信號的 Simulink 建模如圖 34： 圖 34 濾波法設(shè)計 Simulink建模圖 其中巴特沃斯帶通濾波器 1 與高通濾波器 2 設(shè)置如圖 35 及圖 36： 9 圖 35 巴特沃斯濾波器 1參數(shù)設(shè)置 圖 36 巴特沃斯濾波器 2 參數(shù)設(shè)置 10 圖 37 SSB 信號頻譜 圖 38 調(diào)制波形（上） SSB信號（下） 11 由圖 34 可以看出，本設(shè)計采用的兩級調(diào)制濾波產(chǎn)生 SSB 信號，先在低載頻上經(jīng)過帶通濾波器產(chǎn)生單邊帶信號，然后通過變頻將頻譜搬移到更高的載頻，通過高通濾波器得到所需要的單邊帶信號。這里需要的是 Scope 和 Spectum Scope 模塊來觀察波形和頻譜圖。而以往 8 FPGA 所需的傳統(tǒng)的基于硬件描述語言 （ HDL） 的設(shè)計由于要考慮 FPGA 的硬件的 δ延時與 VHDL 的遞歸算法的銜接，以及補碼運算和乘積結(jié)果截取等問題，相當繁雜。 Simulink可以利用鼠標拖放來建立系統(tǒng)框圖模型的圖形界面，而且 Simulink還提供了 豐富的功能塊以及不同的專業(yè)模塊集合，利用 Simulink 幾乎可以做到不書寫一行代碼就能夠完成整個動態(tài)系統(tǒng)的建模工作 [5]，所以顯得非常的便捷，越來越受到大家的廣泛使用。在實際應(yīng)用中，濾波 器的參數(shù)設(shè)置應(yīng)當符合實際需求，并根據(jù)基帶傳輸信號和載波信號的頻率進行設(shè)置，以達到最高性能。濾波器為低通濾波器時保留下邊帶，濾波器為高通濾波器時保留上邊帶。 濾波法產(chǎn)生單邊帶信號 因為一般的 ()mt 具有豐富的低頻成分，因而要求濾波器的截止特性要極為陡峭才行，這給實際操作帶來困難，因此，在實際當中，采用多次射頻及多次濾波 [3]的辦法來實現(xiàn)是很常用的方法，其結(jié)構(gòu)如圖 31 所示。 Matlab 發(fā)展到現(xiàn)在已經(jīng)成為一個系列產(chǎn)品 Matlab 主包和各種可選的 toolbox 工具包主包中有數(shù)百個核心內(nèi)部函數(shù)迄今所有的三十幾個工具 包又可分為兩類功能性工具包和學(xué)科性工具包功能性工具包主要用來擴充 Matlab 的符號計算功能圖視建模仿真功能文字處理功能以及硬件實時交互功能這種功能性工具包用于多種學(xué)科而學(xué)科性工具包是專業(yè)性比較強的如控制工具包（ Control Toolbox）、信號處理工具包 (SignalProcessing Toolbox) 、通信工具包 (Communication Toolbox)等都屬此類開放性也許是 Matlab 最重要最受人歡迎的特點除內(nèi)部函數(shù)外所有 Matlab 主包文件和各工具包文件都是可讀可改的源文件用戶可通過對源文 件的修改或加入自己編寫文件去構(gòu)成新的專用工具包。根據(jù)濾除方法的不同，產(chǎn)生 SSB 信號的方法有：濾波法和相移法 [2]。幅度調(diào)制是由調(diào)制信號去控制高頻載波的幅度，使之隨調(diào)制信號作線性變化的過程。而我們從它們的頻譜圖上可以看出，上、下兩個邊帶是完全對稱的，它們所攜帶的信息相同，完全可以只用一個邊帶來傳輸全部信息。由于對于非線性元件 ,兩個不同頻率的信號頻率 1 和頻率 2 通過會出現(xiàn) 4 個頻率 :兩個頻率的和、兩個頻率的差、頻率 頻率 2。 由于 AM 信號的功率利用率最大也只有 ，不攜帶任何信息的載波功率部分占用了大部分利用率，加上抗噪性能差，使用起來造成了很大浪費，限制了 AM 調(diào)制技術(shù)的發(fā)展，基于 AM 信號中大部分信號功率都消耗在了載波功率上的這個特點，可以將載波功率濾除掉，僅僅傳 送邊帶信號，提高功率利用率，這種技術(shù)就叫做抑制載波的雙邊帶調(diào)制（ DSB），時域和頻域表達式為： 13( ) ( ) c o s ( ) ( 2 1 )1( ) [ ( ) ( ) ]