【正文】 when “1001” = segment = “1101111”。 when “0101” = segment = “1101101”。 when “0001” = segment = “0000110”。 entity seg7 is port（ q : in std_logic_vector(3 downto 0)。 圖 segment 信號(hào)與數(shù)碼管的關(guān)系 上面對(duì)的是數(shù)碼管其中一位的顯示模塊，它由七個(gè)塊組成的，每個(gè)位置都代表著一個(gè)信號(hào)由 0、 6 來組成的信號(hào)體。當(dāng)輸出為 000 時(shí)，這里的選通信號(hào)就被翻譯成了 00000001了。 sel = sel_tmp。 elsif (sel_tmp =”111”) then sel_tmp = (others = ?0?)。 sel : out std_logic_vector(2 downto 0))。 use 。首先描述的是 八進(jìn)制計(jì)數(shù)器 count8，這個(gè)八進(jìn)制計(jì)數(shù)器沒有使能端口 enable 和進(jìn)位輸出端口 cout，它的結(jié)構(gòu)與計(jì)數(shù)器的結(jié)構(gòu) 基本上是相同 的。但跑表的計(jì)時(shí)模塊的VHDL 源代碼如下所示 圖 計(jì)時(shí)模塊 仿真波形 17 跑表顯示模塊 跑表的理論上已經(jīng)成立了，但要想供大家觀測(cè)吸入信息，所以還 是需要八個(gè)七段的LED 顯示數(shù)碼管來展現(xiàn)給大家信息。 end process。 end if。 architecture rtl of count10 is signal q_tmp : std_logic_vector(3 downto 0)。 clk : in std_logic。 use 。由以上條件和功能形成的跑表的計(jì)時(shí)模塊的結(jié)構(gòu)框圖如 所示。 end rtl。 elsif (on_off0?event and on_off0 = ?1? ) then strobe = not strobe。 enable : out std_logic)。 14 use 。 信號(hào)的時(shí) 序關(guān)系 如圖 所 示。 在 上面的 源代碼中， 第一步是將時(shí)鐘信號(hào)進(jìn)行了 10 分頻，第二步將時(shí)鐘信號(hào)進(jìn)行 13 了 4 分頻。 end if。 end if。 begin process (clk) begin if ( clk?event and clk =?1?) then if ( reset = ?1?) then count = (others = ?0?)。 12 reset : in std_logic。 use 。跑表內(nèi)部也需要定時(shí)信號(hào)，因此，也要將時(shí)鐘信號(hào)分配為一個(gè)是 100Hz 的時(shí)鐘信號(hào)．那么就可以對(duì)一個(gè) 1000Hz 的時(shí)鐘進(jìn)行 10 分頻后得到 100Hz，再將 100Hz 進(jìn)行 4分頻就得到了 25Hz 了。 reset0 = reset。 end process。 end keyin； architecture rtl of keyin is signal on_off_tmp1 ： std_logic； signal on_off_tmp2 ： std_logic； signal on_off_tmp3 ： std_logic； begin process(clk1) begin if ( clk1?event and clk1 =?0?) then on_off_tmp2 = on_off_tmp1。 clk : in std_logic。 源代碼 2 library ieee。鍵輸入模塊的作用就是保證系統(tǒng)能夠撲捉到精確的脈沖，保證每一個(gè)脈沖都能夠準(zhǔn)確無誤的被記錄下來，從而能使它產(chǎn)生一個(gè)寬度為時(shí)鐘周期模塊的脈沖，保證時(shí)鐘周期模塊的正常讀取。 (4) 跑表計(jì)時(shí)模塊 由輸入的控制鍵和時(shí)鐘分頻模塊的參考，跑表就根據(jù)分頻數(shù)據(jù)在鍵輸入的命令下開始計(jì)時(shí)。 將各個(gè)模塊描述如下： (1) 鍵輸入模塊 9 復(fù)位鍵和開關(guān)鍵屬于鍵輸入模塊。 end stopwatch。 sysreset : in std_logic。 use 。 圖 跑表各個(gè)模塊的連接關(guān)系 VHDL 的系統(tǒng)接口是由實(shí)體說明來描述的。在任何情況下只要按復(fù)位開關(guān)，跑表都 會(huì) 無條件地 執(zhí)行 復(fù)位 操作 。 方案采用： 根據(jù)以上方案分析和研究的可行性、價(jià)值性和意義性分析，數(shù)字跑表的設(shè)計(jì)采用方案二。 方案比較： 相同點(diǎn)：這兩種方案的原理相似都分別由計(jì)數(shù)部分、顯示部分組成。 5 第三章 跑表的設(shè)計(jì) 跑表的方案選擇 方案一： 設(shè)計(jì)一款基于單片機(jī)的數(shù)字跑表。] END [ ENTITY ] 實(shí) 體名 。 (4)接近于算法的推演，不必關(guān) 心 如何用邏輯電路實(shí)現(xiàn)這種算法的過程 。 VHDL 語言 經(jīng)過多年的檢測(cè)與使用，最終工程師們吧ＶＨＤＬ定為 標(biāo)準(zhǔn)硬件描述語言。 當(dāng)程序編譯完畢 并能產(chǎn)生 MAX+plusⅡ 或第 3 方 EDA 工具的一系列文件和報(bào)告，如圖 所示。 隨著現(xiàn)場(chǎng)可編程門陣列的 發(fā)展 ，電子系統(tǒng)向 著 集成化、大規(guī)模和高速度等方向 升級(jí)的趨勢(shì) 也愈加 明顯， 所以設(shè)計(jì)本跑表 為打開 FPGA 領(lǐng)域而研 究 FPGA 數(shù)字跑表具有里程碑式的意義。 現(xiàn)在的電子時(shí)鐘也已經(jīng)布滿我們的生活里，如手機(jī)、電腦、手表、鐘表以及各大中小地點(diǎn)的公共場(chǎng)所里都有時(shí)鐘的出現(xiàn)。但一旦 遇到了 重要事情，一時(shí)的 遺忘就會(huì) 釀成大禍。 FPGA 1 引 言 本跑表 無機(jī)械裝置 ，是用電子設(shè)備來完成數(shù)字跑表的設(shè)計(jì)，它 具有更長(zhǎng)的使用壽命和更加精確的計(jì)時(shí)裝置， 因此 才得到 了廣泛 的應(yīng)用 。 本實(shí)驗(yàn)主要 借助 Altera 公司開發(fā)的 EDA 工具 MAX+plus Ⅱ 軟件 作為編譯和 仿真 的實(shí)驗(yàn)環(huán)境 ， 主要 利 用 EPF10K10LC844 器件 在 FPGA 的實(shí)驗(yàn)箱上 來 完成 數(shù)字 跑表 的設(shè)計(jì) 。在現(xiàn)在的競(jìng)賽、科研、測(cè)驗(yàn)的環(huán)境中，跑表依然扮演著十分重要的角色。 第二章 實(shí)驗(yàn)的軟件環(huán)境 .........................錯(cuò)誤 !未定義書簽。 引 言 ........................................錯(cuò)誤 !未定義書簽。對(duì)本研究提供過幫助和做出過貢獻(xiàn)的個(gè)人或集體，均已在文中作了明確的說明并表示了謝意。盡我所知，除文中特別加 以標(biāo)注和致謝的地方外，不包含其他人或組織已經(jīng)發(fā)表或公布過的研究成果，也不包含我為獲得 安陽工學(xué)院 及其它教育機(jī)構(gòu)的學(xué)位或?qū)W歷而使用過的材料。 Abstract ......................................錯(cuò)誤 !未定義書簽。 跑表的發(fā)展趨勢(shì) ................................ 錯(cuò)誤 !未定義書簽。 第三章 跑表的設(shè)計(jì) ............................................ 5 跑表的方案選擇 .................................................... 5 跑表的程序流程圖 .................................................. 6 頂層設(shè)計(jì)與 VHDL 源代碼 ............................................. 7 頂層實(shí)體設(shè)計(jì)及 VHDL 源代碼 ....................................... 7 頂層結(jié)構(gòu)體的設(shè)計(jì) ................................................ 8 跑表的各個(gè)模塊分析 ................................................ 9 鍵輸入模塊 ...................................................... 9 時(shí)鐘分頻模塊 ................................................... 11 控制模塊 ....................................................... 13 跑表計(jì)時(shí)模塊 ................................................... 14 跑表顯示模塊 ................................................... 17 仿真結(jié)果 ......................................................... 20 結(jié) 語 ....................................................... 22 致 謝 ....................................................... 23 參考文獻(xiàn) .................................................... 24 附錄 A 管腳引用表 ............................................ 25 附錄 B 跑表的程序代碼 ........................................ 26 I 基于 FPGA 的數(shù)字跑表設(shè)計(jì) 摘要 ： 本數(shù)字 跑表用于 檢測(cè)需要準(zhǔn)確計(jì)時(shí)或計(jì)時(shí)場(chǎng)合較為 精確 且比較精密 的 環(huán)境中。各個(gè)模塊通過合理的 配合 來實(shí)現(xiàn) 跑表的功能 ， 所有 功能 語言 都 用 VHDL來 完成 描述。 MAX + plus Ⅱ 。時(shí)間是人生中最珍貴的東西，但 當(dāng)事情不 怎么 重要的時(shí)候，這種遺忘 倒不會(huì)出什么事 。 2 第一章 緒 論 設(shè)計(jì) 背景 與 意義 現(xiàn)在 電子產(chǎn)品 已經(jīng)融入了我們身邊的每個(gè)角落 ， 它使我們的生活變的更加的美滿和和諧 ，同時(shí)也使電子產(chǎn)品 的 性能進(jìn)一步提高 、功能進(jìn)一步強(qiáng)大 ， 其中帶給我們最大的紅利就是便捷。因此本設(shè)計(jì)不采用單片機(jī)、不采用機(jī)械設(shè)備、而采用基于 FPGA 來完成數(shù)字跑表的設(shè)計(jì)。 3 第二章 實(shí)驗(yàn)的軟件環(huán)境 MAX+plusⅡ 軟件 本 軟件主要由層次顯示 器 、信息處理器、輸入編輯器、 設(shè)計(jì) 編譯器、設(shè)計(jì)校驗(yàn)器和器件編程器 一起 構(gòu)成了一個(gè)完整獨(dú)立的 EDA 設(shè)計(jì)平臺(tái)。 MAX+plusⅡ 的設(shè)計(jì)流程主要由設(shè)計(jì)輸入、設(shè)計(jì)編譯、功能仿真 、 時(shí)序仿真、器件編程等步驟 來 完成。 (3)用它 從事設(shè)計(jì)工作，不 用 考慮線 路布局問題，降低 了 設(shè)計(jì)的復(fù)雜度 。 ] [ BEGIN 實(shí)體語句部分 。實(shí)體語句部分定義實(shí)體接口中的公共信息。 FPGA 開發(fā)平臺(tái)和 Max+plusII 操作平臺(tái)來完 成 ； ，用軟件仿真運(yùn)行； 。 方案二應(yīng)用領(lǐng)域比較廣泛，能結(jié)合許多設(shè)備，能夠更好、更精確的實(shí)現(xiàn)計(jì)時(shí)功能。 其 主要 特點(diǎn) 描述如下： (1)啟 /停 功能 。 圖 跑表系統(tǒng)的結(jié)構(gòu)框圖 跑表的程序流程圖 圖 秒計(jì)數(shù)進(jìn)程程序流程圖 開始 CLR=1 SH=5? SL=9 SH=SH+1 MH=0， CN2=1 清零顯示 結(jié)束 Y Y Y N N SL=0 N 7 圖 分 計(jì)數(shù)進(jìn)程程序流程圖 頂層設(shè)計(jì) 與 VHDL 源代碼 頂層實(shí)體設(shè)計(jì)及 VHDL 源代碼 在自頂向下的 VHDL 語言 設(shè)計(jì)描述中 ，第一個(gè)應(yīng)該考慮的