【正文】 OxideNitrideNitride* Deposit Nitride, Oxide。– Standardinfeature 這些在硅襯底上形成的、摻雜類型或 摻雜濃度 與硅襯底不同的 局部摻雜區(qū)域 稱為 阱 (well)，包括： n阱 、 p阱 和 雙阱 (dual/twinwell)。 2023/1/3160 雙阱中的每個阱都至少包括三到五個步來完成制作， 往往是在同一次光刻中完成 。2023/1/3162　　 阱中器件溝道的摻雜濃度高于直接制作在襯底上的 ?體效應(yīng)隨摻雜濃度的增加而增加 (如：溝道遷移率和輸出電導(dǎo)下降、結(jié)電容增加等 )?阱內(nèi)的器件速度固有地比襯底中的同樣器件速度慢；　　 典型的阱摻雜濃度比襯底高幾個數(shù)量級 ，所以襯底濃度的任何不確定性將不影響阱的濃度。 而且由于表面處的雜質(zhì)濃度較低 (常稱為 反向阱 )，除了 提高集成度 外，還有助于減少 CMOS結(jié)構(gòu)中寄生雙極晶體管效應(yīng)，從而 減少閂鎖效應(yīng)的發(fā)生 。場區(qū)注入通常是在氧化之前進(jìn)行。2023/1/3166 工藝上 一般同時對 NMOS和 PMOS進(jìn)行閾值電壓調(diào)整 ，將 NMOS 閾值電壓調(diào)整到 ~, PMOS調(diào)整到 ~。*The fourth mask form metal gates and interconnections。*硅柵自對準(zhǔn)工藝2023/1/3174– 先利用 光刻膠 保護(hù)刻出柵極，再以 多晶硅 為掩膜，刻出 S、 D區(qū)域；此時多晶硅還是絕緣體或非良導(dǎo)體；– 再經(jīng)過摻雜，雜質(zhì)不僅進(jìn)入硅中形成了 S和 D，還進(jìn)入多晶硅使它成為導(dǎo)電的柵極和柵極引線；*在硅柵工藝中， S、 D、 G是一次掩膜步驟形成 的 :*Selfaligned Gate* Introduction of ion implantation。*自對準(zhǔn) 技術(shù)及其作用*作用 ： 消除了用多次掩模所引起的對準(zhǔn)誤差 ， 使MOS管的溝道尺寸更精確 ， 寄生電容更小 。 是將兩次掩膜步驟合為一次 ， 讓 D， S和 G三個區(qū)域一次成形 的 一種自對準(zhǔn)技術(shù) 。*自對準(zhǔn) 源漏工藝步驟* 在有源區(qū)上覆蓋一層薄氧化層，其他區(qū)域上覆蓋厚氧 (場氧 )；* 淀積多晶硅，用多晶硅柵掩膜板刻蝕多晶硅 ；* 以多晶硅柵圖形為掩膜板，刻蝕去掉有源區(qū)上的氧化膜；* 源、漏區(qū)離子注入2023/1/318081 2023/1/31*MOS工藝中的自對準(zhǔn) 結(jié)構(gòu) /2金屬硅化物作為接觸材料特點：類金屬，低電阻率（ ?多晶硅 ），高溫穩(wěn)定性好，抗電遷移能力強(qiáng)，與硅工藝兼容性好常用接觸和擴(kuò)散阻擋 淀積*濺射*LPCVD/PECVD退火*形成合適金屬化合物*形成穩(wěn)定接觸界面*降低電阻率82 在 IC工藝中，形成良好的歐姆接觸以減少串聯(lián)電阻也是 CMOS集成中關(guān)鍵的一環(huán)。* TiSi2 and CoSi2。Oxide(鈷 )*Metal (Ti or Co) PVD。*自對準(zhǔn)硅化物 (Salicidation)工藝 其后 再進(jìn)行第二次高溫退火 以 進(jìn)一步降低硅化物的薄層電阻 ，通常最后形成的硅化物的方塊電阻在 10~ /方塊。* High current, low energy ion implantation forms the heavily doped source/drain。*作用： 降低溝道中漏附近的電場 （在整個溝道區(qū)最大）， 減少源漏間的溝道漏電流效應(yīng) ，提高 FET的可靠性。 一月 21一月 21Sunday, January 31, 2023* 雨中黃葉樹，燈下白頭人。 一月 21一月 2118:57:5618:57:56January 31, 2023* 1他鄉(xiāng)生白發(fā)，舊國見青山。 2023/1/31 18:57:5618:57:5631 January 2023* 1做前，能夠環(huán)視四周；做時，你只能或者最好沿著以腳為起點的射線向前。 一月 2118:57:5618:57Jan2131Jan21* 1世間成事，不求其絕對圓滿，留一份不足，可得無限完美。 。 一月 21一月 21Sunday, January 31, 2023* 閱讀一切好書如同和過去最杰出的人談話。勝人者有力，自勝者強(qiáng)。 2023/1/31 18:57:5618:57:5631 January 2023* 1一個人即使已登上頂峰，也仍要自強(qiáng)不息。 31 一月 20236:57:56 下午 18:57:56一月 21* 1最具挑戰(zhàn)性的挑戰(zhàn)莫過于提升自我。 一月 2118:57:5618:57Jan2131Jan21* 1越是無能的人，越喜歡挑剔別人的錯兒。 2023/1/31 18:57:5618:57:5631 January 2023* 1空山新雨后，天氣晚來秋。 一月 21一月 2118:57:5618:57:56January 31, 2023* 1意志堅強(qiáng)的人能把世界放在手中像泥塊一樣任意揉捏。 一月 21一月 21Sunday, January 31, 2023* 很多事情努力了未必有結(jié)果，但是不努力卻什么改變也沒有。 。 一月 2118:57:5618:57Jan2131Jan21* 1故人江海別，幾度隔山川。*LDD的作用* Reduce the vertical electric field of the source /drain bias；* Reduce the available electrons for tunneling。 2023/1/3188*LDD Formation /12023/1/3189CVD氧化隔離物CVD垂直淀積 SiO2*LDD Formation /22023/1/3190n+注入當(dāng)刻蝕 CVD SiO2到平坦區(qū)域時，保留的氧化隔離物。More flexibility for the designer? Selfaligned process save a mask step? LPCVD Si3N4 is a very dense layer? Block ion implantation on pwell? Prevent oxidation on pwee? Oxide grown on nwell block pwell ion implantation?2023/1/31*Selfaligned Twin Well *Advantage: reduce a photo mask step– Reduce cost– Improve IC chip yield.*Disadvantage: wafer surface is not flat– nwell always has lower level than pwell– Affect photolithography resolution– Affect thin film deposition2023/1/3187*輕摻雜漏注入技術(shù) LDD(Lightly Doped Drain/Source)* Low energy, low current ion implantation– very low dopant concentration, and shallow junction just extended underneath the gate。 *Strip unreacted metal。 * CoSi2 when gate size mm。 2023/1/3183 在 自對準(zhǔn)硅化物工藝 (selfaligned silicidation)中， MOSFET的整個源、漏區(qū)和多晶硅柵上全部都形成 低電阻率的金屬硅化物薄膜 。*而且原來呈半絕緣的多晶硅本身在大量注入后變成低電阻率的導(dǎo)電體。*是 一種在晶圓片上用單個掩模形成不同區(qū)域 的 的多層結(jié)構(gòu)的技術(shù) ，是一種可將兩次 MASK步驟合為一次，讓多個不同區(qū)域一次成形的工藝技術(shù)，被稱為 自對準(zhǔn)技術(shù) 。2023/1/3176*無需重疊設(shè)計 ?消除了多次掩模所引起的對準(zhǔn)誤差 ， 提高了套準(zhǔn)精度 ?即減小了晶體管尺寸 ?增加了集成度 。*自 對準(zhǔn)技術(shù)2023/1/3173*是 一種在晶圓片上用單個掩膜形成不同區(qū)域 的 的多層結(jié)構(gòu)的技術(shù) ，是 一種可將兩次 MASK步驟合為一次 ， 讓多個不同區(qū)域一次成形的工藝技術(shù) ，被稱為 自對準(zhǔn)技術(shù) 。2023/1/3167*Early STI* Channel Stop Implantation, Boron* Oxide Etch Back, Stop on Nitride* Strip Nitride, Oxide Etch Back,*柵氧和閾值電壓調(diào)整 未經(jīng)調(diào)整的 PMOS管的閾值電壓在 之間， NMOS可能在 。 LOCOS可使用厚的場氧來提高場區(qū)的閾值電壓